JPS6238849B2 - - Google Patents

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JPS6238849B2
JPS6238849B2 JP57062131A JP6213182A JPS6238849B2 JP S6238849 B2 JPS6238849 B2 JP S6238849B2 JP 57062131 A JP57062131 A JP 57062131A JP 6213182 A JP6213182 A JP 6213182A JP S6238849 B2 JPS6238849 B2 JP S6238849B2
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JP
Japan
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chip
pattern
photomask
forming
column
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JP57062131A
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English (en)
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JPS58178518A (ja
Inventor
Takayuki Matsukawa
Yoshiki Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS58178518A publication Critical patent/JPS58178518A/ja
Publication of JPS6238849B2 publication Critical patent/JPS6238849B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448Located on chip prior to dicing and remaining on chip after dicing

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特に
半導体ウエーハ(以下「ウエーハ」と呼ぶ)に複
数個作り込まれた半導体チツプ(以下「チツプ」
と呼ぶ)にそれぞれのウエーハ内での位置を識別
できる識別記号を形成する方法に関するものであ
る。
一般に、半導体装置のチツプを製造する場合に
は、チツプの活性領域,コンタクトホール,配線
膜などを形成するためのチツプ形成用パターンが
行方向および列方向にそれぞれ複数個繰返し整列
するように配設された複数種類のフオトマスクを
用いて、ウエーハの行方向および列方向にそれぞ
れ複数個のチツプを作り込み、これらのチツプが
作り込まれたチツプ形成ウエーハを個々のチツプ
に切断分割する方法が用いられている。
ところで、近年、ウエーハの直径の大型化とチ
ツプのパターンの微細化とに伴つて、ウエーハへ
複数個のチツプを作り込む際のわずかな微細加工
の不均一性がこれらのチツプの電気的特性に大き
なばらつきを生じさせ、製造歩留りに大きな影響
を及ぼすようになつてきた。
このような微細加工の不均一性についての解析
を行うためには、各チツプのチツプ形成ウエーハ
内での位置とこれらのチツプの電気的特性との対
応関係を知ることが必要である。このために、従
来、チツプのチツプ形成ウエーハ内での位置と1
対1の対応を付けながら、このチツプのパツケー
ジへのアセンブリを行い、このパツケージにアセ
ンブリされたチツプのチツプ形成ウエーハ内での
位置関係を識別するための位置識別用記号を付け
ていた。
ところが、この従来の方法では、チツプのチツ
プ形成ウエーハ内での位置と1対1に対応付けし
た位置識別用記号をパツケージに付けるので、こ
の位置識別用記号付け作業の能率が極めて悪く、
この記号付け作業を多数のチツプ形成ウエーハに
ついて行うことが不可能である。その上、パツケ
ージに位置識別用記号を付けるので、出荷すべき
製品には適用できないという難点があつた。
このような問題点を解決するために、チツプ形
成ウエーハを作成する際に用いる複数種類のフオ
トマスクのうちの1枚のフオトマスクの行方向お
よび列方向にそれぞれ複数個配設された同一のチ
ツプ形成用パターンのそれぞれに互いに異なる位
置識別用記号を併設することによつて、チツプ形
成ウエーハ内の各チツプにそれぞれの位置識別用
記号を形成する方法が提案されている。
ところが、この先行技術になる方法では、フオ
トマスクの行方向および列方向にそれぞれ複数個
配設された同一のチツプ形成用パターンのそれぞ
れに互いに異なる位置識別用記号を併設するの
で、このフオトマスクのチツプ形成用パターンの
欠陥を検査する場合に、行方向または列方向の相
隣る2個のパターンを順次比較して差異ある部分
があればこれらの2個のパターン間にパターン欠
陥ありとして検査する自動パターン欠陥検査装置
を使用するときには、すべてのチツプ形成用パタ
ーンが、これに併設された位置識別用記号によつ
て、パターン欠陥ありとして検査される。従つ
て、このフオトマスクのチツプ形成用パターンの
欠陥検査には、自動パターン欠陥検査装置を使用
することは容易ではなく、このフオトマスクのチ
ツプ形成用パターンの欠陥検査作業の能率が極め
て悪いという欠点があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、チツプ形成ウエーハ内の各チツプにそれぞれ
の位置識別用記号を形成するのに、2枚のフオト
マスクを使用することによつて、これらの2枚の
フオトマスクのチツプ形成用パターンの欠陥を自
動パターン欠陥検査装置を用いて容易に検査でき
るようにした半導体装置の製造方法を提供するこ
とを目的とする。
以下、MOS形半導体装置のチツプ(以下
「MOSチツプ」と呼ぶ)を製造するこの発明の一
実施例の方法について説明する。
第1図はこの実施例の方法においてMOSチツ
プのシリコンゲートの形成に用いられるシリコン
ゲート用フオトマスクを示す平面図である。
図において、1aはこの実施例に使用されるシ
リコン(Si)ゲート用のフオトマスク、2aは
MOSチツプの寸法と同一の寸法を有しフオトマ
スク1aの表面に5行5列に配列されたチツプ領
域、Gは各チツプ領域2a内の同一部位に同一パ
ターンに形成されMOSチツプのSiゲートを形成
するためのSiゲート形成用パターン、L1は第1
行の各チツプ領域2aのSiゲート形成用パターン
G以外の部分の同一部位に同一パターンにそれぞ
れ形成され第1行を識別するための行識別記号、
L2,L3,L4およびL5は、行識別記号L1
と同様に形成され、第2行,第3行,第4行およ
び第5行をそれぞれ識別するための行識別記号で
ある。
このフオトマスク1aの各Siゲート形成用パタ
ーンGの欠陥を検査する場合には、自動パターン
検査装置がそのステージ上に載置されたフオトマ
スク1aの行方向の相隣る3個のチツプ領域2a
内のSiゲート形成用パターンGを比較してこれら
の間の欠陥を検査するようにすれば、行識別記号
L1,L2,L3,L4およびL5が、同一のパ
ターンでしかも第1行,第2行,第3行,第4行
および第5行の各チツプ領域2a内の同一部位に
形成されているので、パターン欠陥として検査さ
れることなく、各Siゲート形成用パターンGの欠
陥を容易に検査することができる。
第2図はこの実施例の方法においてMOSチツ
プのアルミニウム配線の形成に用いられるアルミ
ニウム配線用フオトマスクを示す平面図である。
図において、1bはこの実施例に使用されるア
ルミニウム(Al)配線用のフオトマスク、2b
は第1図に示したチツプ領域2aと同様に、フオ
トマスク1aの表面に5行5列に配列されたチツ
プ領域、Wは各チツプ領域2b内の同一部位に同
一パターンにそれぞれ形成されMOSチツプのAl
配線を形成するためのAl配線形成用パターン、
R1は第1列の各チツプ領域2bのAl配線形成
用パターンWおよび第1図に示した行識別記号L
1,L2,L3,L4およびL5に対応する部分
以外の部分の同一部位に同一パターンにそれぞれ
形成され第1列を識別するための列識別記号、R
2,R3,R4およびR5は、列識別記号R1と
同様に形成され、第2列,第3列,第4列および
第5列をそれぞれ識別するための列識別記号であ
る。
このフオトマスク1bの各Al配線形成用パタ
ーンWの欠陥を検査する場合には、第1図に示し
たフオトマスク1aの各Siゲート形成用パターン
Gの欠陥の検査に用いた自動パターン欠陥検査装
置のステージ上にこのフオトマスク1bを90度回
転させて載置すれば、第1図に示したフオトマス
ク1aの場合と同様に、各Al配線形成用パター
ンWの欠陥を容易に検査することができる。
第3図はこの実施例の方法になるチツプ形成ウ
エーハを示す平面図である。なお、第3図では
MOSチツプのパターンの図示は省略した。
図において、3は第1図および第2図にそれぞ
れ示したフオトマスク1aおよび1bを含む複数
種類のフオトマスクを用いてウエーハにMOSチ
ツプ4を複数個作り込んだチツプ形成ウエーハで
ある。
この実施例の方法になるチツプ形成ウエーハ3
では、各MOSチツプ4に行識別記号L1,L
2,L3,L4およびL5と列識別記号R1,R
2,R3,R4およびR5とからなる2次元の互
いに異なる識別記号が形成されているので、この
チツプ形成ウエーハ3を個々のMOSチツプ4に
切断分割しても、これらのMOSチツプ4のチツ
プ形成ウエーハ3内での位置を容易に識別するこ
とができる。
この実施例では、フオトマスク1aおよび1b
の表面にチツプ領域2aおよび2bを5行5列に
配列したが、必ずしもこれは5行5列に限定する
必要がなく、n(nは2以上の自然数)行m(m
は2以上の自然数)列であつてもよい。また、こ
の実施例では、チツプ形成ウエーハ3の作成に要
する複数種類のフオトマスクのうちの2枚のフオ
トマスク1aおよび1bを用いてチツプ形成ウエ
ーハ3の各MOSチツプ4に識別記号を形成した
が、必ずしもこれはフオトマスク1aおよび1b
に限定する必要がなく、チツプ形成ウエーハ3の
作成に用いられる複数種類のフオトマスクのうち
で、各MOSチツプ4に識別可能な記号を形成す
ることができるフオトマスクであれば、いずれの
2枚のフオトマスクを用いてもよい。また、この
実施例では、識別記号に文字と数字との組合わせ
の記号を用いたが、必ずしもこれは文字と数字と
の組合わせの記号に限定する必要がなく、文字の
み、数字のみなどのその他の記号を用いてもよ
い。さらに、この実施例では、チツプ形成ウエー
ハ3の各MOSチツプ4に互いに異なる識別記号
を形成する場合について述べたが、この発明は互
いに隣接する複数行複数列に配列された複数個の
MOSチツプ4を一つのグループとして分類する
場合にも適用できる。この場合には、一つのグル
ープ内の各MOSチツプ4に同一の識別記号が形
成されるようにすればよい。
なお、これまで、MOSチツプ形半導体装置の
製造方法を例にとり説明したが、この発明はこれ
に限らず、半導体装置一般の製造方法に適用でき
る。
以上、説明したように、この発明の半導体装置
の製造方法では、複数種類のうちの1枚のフオト
マスクには各行のn個のチツプ領域の同一部位に
同一パターンの行識別記号をそれぞれ形成すると
ともに他の1枚のフオトマスクには各列のm個の
チツプ領域の同一部位に同一パターンの列識別記
号をそれぞれ形成したものを用いて、上記チツプ
形成ウエーハ内の各半導体チツプに上記行識別記
号と上記列識別記号とをそれぞれ形成するように
したので、上記2枚のフオトマスクのチツプ形成
用パターンの欠陥を自動パターン欠陥検査装置を
用いて検査する場合には、この自動パターン欠陥
検査装置が上記行識別記号および上記列識別記号
をパターン欠陥として検査することがないので、
上記2枚のフオトマスクのチツプ形成用パターン
の欠陥を容易に検査することができる。また、上
記チツプ形成ウエーハを個々の半導体チツプに切
断分割したときには、これらの半導体チツプの上
記チツプ形成ウエーハ内での位置を上記2次元の
識別記号によつて容易に識別することができる。
【図面の簡単な説明】
第1図および第2図はそれぞれこの発明の一実
施例の方法に用いられるシリコンゲート用フオト
マスクおよびアルミニウム配線用フオトマスクを
示す平面図、第3図は上記実施例の方法になるチ
ツプ形成ウエーハを示す平面図である。 図において、1aおよび1bはそれぞれSiゲー
ト用フオトマスクおよびAl配線用フオトマス
ク、2aおよび2bはチツプ領域、3はチツプ形
成ウエーハ、4はMOSチツプ(半導体チツプ)、
GおよびWはそれぞれSiゲート形成用パターンお
よびAl配線用パターン(チツプ形成用パター
ン)、L1,L2,L3,L4およびL5は行識
別記号、R1,R2,R3,R4およびR5は列
識別記号である。なお、図中同一符号はそれぞれ
同一もしくは相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 1 半導体チツプのパターン形成に用いる同一の
    チツプ形成用パターン各々を有するn行,m列
    (n,mは2以上の自然数)のチツプ領域が配列
    されてなる複数種類のフオトマスクを用いて半導
    体ウエーハに複数の半導体チツプを作り込むに当
    り、 上記複数種類のうちの1枚のフオトマスクに同
    一行のm個の各チツプ領域の同一部位に同一パタ
    ーンの行識別記号を形成、かつ異なる行の各チツ
    プ領域に異なるパターンの行識別記号を形成した
    ものと、他の1枚のフオトマスクに同一列のn個
    の各チツプ領域の同一部位に同一パターンの列識
    別記号を形成し、かつ異なる列の各チツプ領域に
    異なるパターンの列識別記号を形成したものを用
    いて、上記半導体ウエーハの上記複数個の各半導
    体チツプに半導体チツプのウエーハ上の位置を識
    別するための上記行識別記号及び列識別記号を形
    成することを特徴とする半導体装置の製造方法。
JP6213182A 1982-04-12 1982-04-12 半導体装置の製造方法 Granted JPS58178518A (ja)

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JPS58178518A JPS58178518A (ja) 1983-10-19
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55162219A (en) * 1979-06-05 1980-12-17 Nec Corp Semiconductor wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS55162219A (en) * 1979-06-05 1980-12-17 Nec Corp Semiconductor wafer

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