JPS6017747A - 半導体集積回路製造用レチクル - Google Patents
半導体集積回路製造用レチクルInfo
- Publication number
- JPS6017747A JPS6017747A JP58126733A JP12673383A JPS6017747A JP S6017747 A JPS6017747 A JP S6017747A JP 58126733 A JP58126733 A JP 58126733A JP 12673383 A JP12673383 A JP 12673383A JP S6017747 A JPS6017747 A JP S6017747A
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- JP
- Japan
- Prior art keywords
- reticle
- pattern
- semiconductor integrated
- integrated circuit
- manufacturing semiconductor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体ウェハーに各種のパターンを縮小投影露
光法によって焼付けするときに使用される半導体集積回
路製造用レチクルに関する。
光法によって焼付けするときに使用される半導体集積回
路製造用レチクルに関する。
従来、半導体集積回路の製造において、半導体ウェハー
に各種のパターンを形成するために、ｇ光装置とマスク
とが用いられてきた。このマスクは、実際のパターン寸
法の５倍あるいは１０倍の大きさのマスクパターンデー
タを有するレチクルと呼ばれるものから、光学的に１１
５あるいは１／１０に縮小して転写することで作られて
いる。
に各種のパターンを形成するために、ｇ光装置とマスク
とが用いられてきた。このマスクは、実際のパターン寸
法の５倍あるいは１０倍の大きさのマスクパターンデー
タを有するレチクルと呼ばれるものから、光学的に１１
５あるいは１／１０に縮小して転写することで作られて
いる。
第１図は従来のマスクの一例の平面図である。
マスク１１には半導体チップ１個分に相当するパターン
１２（このパターンの種類を八とする）が縦横に整列し
てｍＸｎ個設けられている。
１２（このパターンの種類を八とする）が縦横に整列し
てｍＸｎ個設けられている。
このマスク１１を製造するためのレチクルのパターンは
このマスクのパターンの５倍あるいは１０倍の大きさを
有している。そして、これを１１５あるいは１／１０に
縮小して転写することにより第１図のマスク１１が作ら
れるのである。
このマスクのパターンの５倍あるいは１０倍の大きさを
有している。そして、これを１１５あるいは１／１０に
縮小して転写することにより第１図のマスク１１が作ら
れるのである。
ところが最近は、前記レチクルを用いて、直接ウェハー
上に焼き付けを行う技術が採用されて来ている。これを
縮小投影露光法と云い、５倍又は１０倍のマスクデータ
（チップパターンデータ）を１個分または同一のものを
複数個分、レチクル上に形成しく後者を特に多面付レチ
クルと呼ぶ）、これを単位としてウェハー上に露光する
技術である。
上に焼き付けを行う技術が採用されて来ている。これを
縮小投影露光法と云い、５倍又は１０倍のマスクデータ
（チップパターンデータ）を１個分または同一のものを
複数個分、レチクル上に形成しく後者を特に多面付レチ
クルと呼ぶ）、これを単位としてウェハー上に露光する
技術である。
この技術を用いるとレチクル自体のパターンは実物の５
倍或いは１０倍と倍率が大きい為にパターン製作上のば
らつきφＸ１１５あるいは１／１０に押えられ、パター
ンの絶対精度が向上する、重ね合せ精度が向上する、ひ
いては製造歩留が向上する等の長所がある。しかしなが
ら、反面、多面付レチクル上のパターンのうち、半導体
チップ１個分のパターンに欠陥があっても同時に正常な
製品も製造できるので、不良品が出た際に単なる製造上
のばらつきによるものか、レチクルパターンに起因する
ものであるかの判定が非常に困難な場合がある。
倍或いは１０倍と倍率が大きい為にパターン製作上のば
らつきφＸ１１５あるいは１／１０に押えられ、パター
ンの絶対精度が向上する、重ね合せ精度が向上する、ひ
いては製造歩留が向上する等の長所がある。しかしなが
ら、反面、多面付レチクル上のパターンのうち、半導体
チップ１個分のパターンに欠陥があっても同時に正常な
製品も製造できるので、不良品が出た際に単なる製造上
のばらつきによるものか、レチクルパターンに起因する
ものであるかの判定が非常に困難な場合がある。
第２図は従来の多面付レチクルの一例の平面図である。
゛
この多面付レチクル１３は６面付けの例を示したもので
ある。レチクル１３に設けられたパターン１４は第１図
のバター／Ａの５倍あるいは１０倍の大きさを′もつも
のである。これをパターンＡ′で表わすことにする。パ
ターンＡ′はすべて同じ形である。このパターンを有す
るレチクルを製造工程中の一工程に使用して半導体装置
を製造したとき、その半導体装置がレチクルのどの位置
のパター／に対応するものかの区別がつかない。そのた
め、一度組立られた製品についてのレチクルに起因する
不良解析を行うことが困難となるという欠点がある。
ある。レチクル１３に設けられたパターン１４は第１図
のバター／Ａの５倍あるいは１０倍の大きさを′もつも
のである。これをパターンＡ′で表わすことにする。パ
ターンＡ′はすべて同じ形である。このパターンを有す
るレチクルを製造工程中の一工程に使用して半導体装置
を製造したとき、その半導体装置がレチクルのどの位置
のパター／に対応するものかの区別がつかない。そのた
め、一度組立られた製品についてのレチクルに起因する
不良解析を行うことが困難となるという欠点がある。
本発明の目的は、上記欠点を除去し、レチクル上のパタ
ーン位置と出上った製品との対応が取れるよう＆ＣＬ、
不良解析を容易に行うことのできるようＫした半導体集
積回路製造用レチクルを提供するものである。
ーン位置と出上った製品との対応が取れるよう＆ＣＬ、
不良解析を容易に行うことのできるようＫした半導体集
積回路製造用レチクルを提供するものである。
本発明の半導体集積回路製造用レチクルは、半導体集積
回路チップの１チツプに相当するパターンを複数個有す
る半導体集積回路製造用レチクルにおい“Ｃ１前記パタ
ーンの各々にその位置を表示する識別マークを設けるこ
とにより構成される。
回路チップの１チツプに相当するパターンを複数個有す
る半導体集積回路製造用レチクルにおい“Ｃ１前記パタ
ーンの各々にその位置を表示する識別マークを設けるこ
とにより構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の平面図である。
この実施例のレチクル２１には半導体チップの１チツプ
分に相当するノくターン２２７５Ｅ６（固設けられてい
る。そして、各／くターンにはレチクル上での位置を表
示するマークとして数字１〜６カ；隅の方に設けられＣ
いる。
分に相当するノくターン２２７５Ｅ６（固設けられてい
る。そして、各／くターンにはレチクル上での位置を表
示するマークとして数字１〜６カ；隅の方に設けられＣ
いる。
識別マークは数字に限定されなく、英文字、カナ文字等
の文字でも良く、あるいはまた、２進数を表わす記号の
組合せ（例えば、〕（−とド、ットの組合せ、円と三角
の組合せ等）のようにｈ己号の組合せでも良い。
の文字でも良く、あるいはまた、２進数を表わす記号の
組合せ（例えば、〕（−とド、ットの組合せ、円と三角
の組合せ等）のようにｈ己号の組合せでも良い。
識別マークを設ける位置もＩくターンの内部に限定され
ず、図に破線で囲んで示したように、スクライプライン
の一部で組立後も残る部分２３でも良い。
ず、図に破線で囲んで示したように、スクライプライン
の一部で組立後も残る部分２３でも良い。
以上詳細に説明したように、本発明によれば製造された
半導体集積回路のチップがレチクルのどの位置のパター
ンから作られたものであるかの対応がつき、不良解析も
容易に行えることができる半導体集積回路用レチクルが
得られるのでその効果は大きい。
半導体集積回路のチップがレチクルのどの位置のパター
ンから作られたものであるかの対応がつき、不良解析も
容易に行えることができる半導体集積回路用レチクルが
得られるのでその効果は大きい。
第１図は従来のマスクの一例の平面図、第２図は従来の
多面付レチクルの一例の平面図、第３図は本発明の一実
施例の平面図である。 １１・・・・・・マスク、１２・・・・・・パターン、
１３・・・・・・レチクル、１４・・・・・・パターン
、２１・・・・・・レチクル、２２・・・・・・パター
ン。
多面付レチクルの一例の平面図、第３図は本発明の一実
施例の平面図である。 １１・・・・・・マスク、１２・・・・・・パターン、
１３・・・・・・レチクル、１４・・・・・・パターン
、２１・・・・・・レチクル、２２・・・・・・パター
ン。
Claims (1)
- 半導体集積回路チップの１チップ分に相当するパターン
を複数個有する半導体集積回路製造用レチクルにおいて
、前記パターンの各々にその位置を表示する識別マーク
を設けたことを特徴とする半導体集積回路製造用レチク
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126733A JPS6017747A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路製造用レチクル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126733A JPS6017747A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路製造用レチクル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017747A true JPS6017747A (ja) | 1985-01-29 |
Family
ID=14942537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126733A Pending JPS6017747A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路製造用レチクル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293347A (ja) * | 1988-05-20 | 1989-11-27 | Mitsubishi Electric Corp | マスク |
| JPH0488134U (ja) * | 1990-12-17 | 1992-07-30 |
-
1983
- 1983-07-12 JP JP58126733A patent/JPS6017747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293347A (ja) * | 1988-05-20 | 1989-11-27 | Mitsubishi Electric Corp | マスク |
| JPH0488134U (ja) * | 1990-12-17 | 1992-07-30 |
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