JPH03154329A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＩ！１　　要〕 本発明は半導体装置の製造に於ける電子線リソグラフィ
に関し、 不確実な位置合わせに従って電子線露光されたチップの
識別処理を筒略化することを目的とし、電子線描画の基
準となる位置合わせマークを全数検出することが出来な
かった場合には、その位置合わせマークに従って電子線
描画される領域内に、目視で識別し得る形状および大き
さを有する判別用パターンを！ｉｉｉ！ｊｉする処理を
含んで構成する。

ウェハ・プロセスの終了後、位置ずれが生じたと考えら
れるチップを目視で選別することが可能となる。

（産業上の利用分野〕 本発明は半導体装置の製造に電子線リソグラフィを利用
する場合に、電子線露光の位置ずれが生じたチップを識
別する方法に関わる。

近年、半導体集積回路＜ＩＣ＞の高集積化や高周波特性
の改善のために、トランジスタのような半導体素子を小
型化することが進められらているヶそれに伴い、半導体
装置の形成に不可欠のりソグラフィ処理に於いても、レ
ジストを怒光させるのに、波長の短い電子線が用いられ
るようになり、より微細なパターンの形成が可能となっ
ている。

電子線露光では、紫外線露光やＸ線露光のように遮光マ
スクを使用することがなく、パターン・データに基づい
て電子線を走査し、必要なパターンを描くことが行われ
る。そのため、複数回のりソグラフィ処理のパターンを
位置整合させるには、予め設けられた位置合わせマーク
に従って描画位置を決定することが必要である。

通常このような位置合わせマークは、第２図に示される
ように、チップをグイシングする際のスクライブ領域に
設けられる。咳図に於いて、２は１回の位置合わせで描
画される領域であってＩＣチップに対応する場合が多く
、チップサイズが小さい場合には複数のチップが含まれ
ることもあるが、本明ｔｉ書では該領域をチップと呼ぶ
ことにする。

３は予め形成されている位置合わせマークであり、電子
線を照射しながら２次電子線を検知し、その変化の状態
を解析することによって該マークの位置が検出される。

位置合わせマークは描画開始点を決定するためだけでな
く、描画領域の歪や回転などを検知するのにも用いられ
、必要に応じてパターンを補正して描くことが行われる
。そのような利用目的から、位置合わせマークは１つの
ｔｉ画頭域に対し、第２図の３ａ〜３ｄの如く、その周
囲に４個を１組にして配置されることが多い。また、位
置合わせマークは一度使うと再使用できなくなる場合が
あるため、余裕を持たせた組数を用意しておく。

（従来の技術と発明が解決しようとする課Ｂ）位置合わ
せマーク４個全てが検出された場合には位置ずれや（頃
きのずれ無しに所定のパターンが描画されるが、それが
全て検出されなかった場合にも、例えば３個だけ検出さ
れた場合でも、残りの１個の位置は演算によって求め、
それを利用して電子線露光を行うことは可能である。更
に、より少ない数の位置合わせマークしか検出されなか
った場合にも、その座標データに従って電子線描画を行
うことも不可能ではない。

しかしながら、そのように少数の位置合わせマークによ
って電子線露光を行った場合、パターンの位置ずれが生
ずる可能性が高くなり、形成されたＩＣには不良品が多
くなる。或いは、特性試験では合格と判定されても使用
中に特性が劣化するＩＣが多発することになる。

このような障害を避けるため、所定数の位置合わせマー
クが検出されなかった場合には電子線による描画は行わ
ず、次のチップの処理に進むようにすることが考えられ
るが、それだけでは、特性試験によって確実に不良品が
選別される効果しか生じない。

本発明の目的は、ＩＣの特性を試験する前に不良チップ
を容易に選別するため処理法を提供することであり、そ
れによってＩＣ製造の際の特性試験を効率的に行う方法
を提供することである。

〔課題を解決するための手段］ 上記目的を達成するため、本発明の半導体装置の製造方
法には 電子線リソグラフィの電子線露光に於いて、電子線露光
位置を定めるための位置合わせマークを所定数検出する
ことが出来なかった場合には、その位置合わせマークに
従って電子線描画されるｆｉＪｌ域内に、目視で識別し
得る形状および大きさを有する判別用パターンを描画す
る工程が包含される。

〔作　用〕

本発明では、準備された位置合わせマークの全てを検出
し得た場合には通常の電子線露光処理が行われ、所定数
（例えば４個）以下のマークしか検出できなかったチッ
プには、不良マークに相当するパターンが描画される。

この不良マークは、ウェハ・プロセスを終了した状態で
目視により判別し得る寸法、形状を有するものであり、
目視試験だけで不良チップであることが判明するので、
当該チップを特性試験の対象から除外することができる
。

不良マークの形状は、チップ全面を塗り潰すようなもの
であっても良いが、必ずしもチップ・サイズ程度の大き
さであることは必要としない。通常のＩｃ内には幅１μ
ｍ〜数μｍのパターンが周期的に配置されることが多い
ので、その数十倍の幅を持つパターンが描き込まれてい
れば、格別に注意を集中しなく−ども、低倍率の拡大装
置を用いてこれを見出すことは容易である。

また、不良マークの描画は必ずしも位置合わせマーク不
検出のたびに行わなくてもよい、所定数の位置合わせマ
ークが検出されなかった場合には、所定の描画処理を省
略すると共にそのウェハの番号とチップの座標値を記憶
しておき、配線パターンの形成のように、目視試験に適
した表面形状を生ずる工程のりソグラフィで当該テンプ
に不良マークを書き込むようにすれば、本発明はより効
果的に実施されることになる。

（実施例） 第１図は本発明を実施したウェハの状態を示す模式図で
ある。単結晶の半導体ウェハ１は複数のチップに区画さ
れており、正常なりソグラフィに基づく処理が行われた
チップ２ａには所定の特性を備えることが期待されるＩ
ｃが形成されている。

これに対し、チップ２ｂはそれ迄のりソグラフィ処理で
４個の位置合わせマークが検出されない状況の生じたチ
ップであって、配線パターンの形成工程でチップ全面に
金属層が形成されている。該リソグラフィで使用するレ
ジストがネガ型であれば、電子線露光を全く行わないこ
とにより金属層が全面に残される。レジストがポジ型の
場合は、前記の如く、所定の不良マークを描画し、金属
層の不良マークを形成することになる。

ＩＣの製造では既述したように数回のりソグラフィ処理
が行われる。−度位置合わせ不良の発生したチップは、
それ以後のりソグラフィで電子線描画を省略すれば処理
時間が短面されるから、当該チップの位置情報を記憶し
ておくことは有用である。このようにして不良チップの
位置情報を蓄積しておき、最終の電子線露光工程で、全
ての不良チップに対し不良マークの書き込み或いはこれ
に相当する処理を行う。

通常の場合、ＩＣ形成工程の最終のりソグラフィは配線
パターン形成のためのものであるから、不良マークは金
属層によって形成され、目視試験では照明光の反射の強
いチップを選び、表面のパターンを確認して不良品を排
除する。

２ａは正常に処理されたチップ、 ２ｂは位置ずれの生じたチップ、 ３．３８〜３ｄは位置合わせマーク、 である。

（発明の効果） 以上の説明から明らかなように、リソグラフィ処理でパ
ターン位置ずれが生じたとみられるチップは本発明によ
って目視試験で排除されるので、無用のチップの特性試
験を行うことが回避され、特性試験が効率良く行われる
ことになる。

【図面の簡単な説明】 第１図は本発明を実施したウェハの状態を示す模式図、 第２図は位置合わせマークの配置を示す図であって、 図に於いて ｌは半導体ウェハ、 ２はチップ、

Claims (1)

【特許請求の範囲】
1. 電子線リソグラフィの電子線露光に於いて、電子線露光
   位置を定めるための位置合わせマークを所定数検出する
   ことが出来なかった場合には、該位置合わせマークに従
   って電子線描画される領域内に、目視で識別し得る形状
   および大きさを有する判別用パターンを描画する工程を
   包含することを特徴とする半導体装置の製造方法。