JP2001297979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001297979A JP2001297979A JP2000121064A JP2000121064A JP2001297979A JP 2001297979 A JP2001297979 A JP 2001297979A JP 2000121064 A JP2000121064 A JP 2000121064A JP 2000121064 A JP2000121064 A JP 2000121064A JP 2001297979 A JP2001297979 A JP 2001297979A
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- JP
- Japan
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- chip
- semiconductor wafer
- region
- area
- wafer
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】半導体ウェハの大口径化に伴うウェハ利用効率
を高める。 【解決手段】半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置する。
を高める。 【解決手段】半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路チ
ップなどを経済的に製造する方法に関する。
ップなどを経済的に製造する方法に関する。
【０００２】
【従来の技術】従来、大量に使用される超小型チップ、
たとえば半導体ダイオードやレーザダイオードの製造で
は、一枚の半導体ウェハの全面に単純に超小型チップを
配置することが一般に行われている。これに対して、マ
イクロプロサッセやゲートアレイなどのチップ製造で
は、マルチメディアシステムの機能要求が高まり、大型
チップが設計製造されることが多く、大口径の半導体ウ
ェハの採用により取得数の確保が一般におこなわれてい
る。
たとえば半導体ダイオードやレーザダイオードの製造で
は、一枚の半導体ウェハの全面に単純に超小型チップを
配置することが一般に行われている。これに対して、マ
イクロプロサッセやゲートアレイなどのチップ製造で
は、マルチメディアシステムの機能要求が高まり、大型
チップが設計製造されることが多く、大口径の半導体ウ
ェハの採用により取得数の確保が一般におこなわれてい
る。
【０００３】
【発明が解決しようとする課題】半導体プロセスが微細
化し、かつ半導体ウェハが大口径化すると、超小型のチ
ップが実現できる一方でマスクコストの急上昇や、大口
径ウェハで大チップを配置したとき、チップを配置でき
ない空き領域が顕在化し、その有効利用が求められてき
ている。
化し、かつ半導体ウェハが大口径化すると、超小型のチ
ップが実現できる一方でマスクコストの急上昇や、大口
径ウェハで大チップを配置したとき、チップを配置でき
ない空き領域が顕在化し、その有効利用が求められてき
ている。
【０００４】本発明の目的は上記のような大口径ウェハ
を用いたときに好適な、低コストで超小型チップを製造
する方法を提供することにある。
を用いたときに好適な、低コストで超小型チップを製造
する方法を提供することにある。
【０００５】
【課題を解決するための手段】前記の課題を解決する第
１の手段は、半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置することを特徴とする半導体装置
の製造方法とすることである。
１の手段は、半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置することを特徴とする半導体装置
の製造方法とすることである。
【０００６】前記の課題を解決する第２の手段は、半導
体ウェハに配置された第１のチップの領域があり、上記
第１のチップの領域と上記半導体ウェハの最外周との間
の第１のチップが配置できないに領域に第２のチップを
配置し、第１のチップの面積は第２のチップの面積より
大であることを特徴とする半導体装置の製造方法とする
ことである。
体ウェハに配置された第１のチップの領域があり、上記
第１のチップの領域と上記半導体ウェハの最外周との間
の第１のチップが配置できないに領域に第２のチップを
配置し、第１のチップの面積は第２のチップの面積より
大であることを特徴とする半導体装置の製造方法とする
ことである。
【０００７】前記の課題を解決する第３の手段は、半導
体ウェハに配置された第１のチップの領域があり、上記
第１のチップの領域と上記半導体ウェハの最外周との間
の第１のチップが配置できないに領域に第２のチップを
配置し、第１のチップの面積は第２のチップの面積より
大であり、これを実現するステッパ用マスクにおいて
は、上記第１のチップと上記第２のチップが存在するこ
とを特徴とする半導体装置の製造方法とすることであ
る。
体ウェハに配置された第１のチップの領域があり、上記
第１のチップの領域と上記半導体ウェハの最外周との間
の第１のチップが配置できないに領域に第２のチップを
配置し、第１のチップの面積は第２のチップの面積より
大であり、これを実現するステッパ用マスクにおいて
は、上記第１のチップと上記第２のチップが存在するこ
とを特徴とする半導体装置の製造方法とすることであ
る。
【０００８】
【発明の実施の形態】図１は本発明の一実施例における
チップの配置状態を示すウェハの平面図である。半導体
ウェハ１３には、平面サイズが大型の第１のチップ１２
と、平面サイズが超小型の第２のチップ１１が存在す
る。上記第１のチップ１２はウェハの中央部分にあり、
半導体ウェハのほとんどの面積に、チップ欠けが発生し
ないように配置される。しかし、半導体ウェハの周囲で
は、チップサイズが大きいために、チップ欠けが発生す
るので、配置しても意味はなく、このままでは空白の部
分が発生する。
チップの配置状態を示すウェハの平面図である。半導体
ウェハ１３には、平面サイズが大型の第１のチップ１２
と、平面サイズが超小型の第２のチップ１１が存在す
る。上記第１のチップ１２はウェハの中央部分にあり、
半導体ウェハのほとんどの面積に、チップ欠けが発生し
ないように配置される。しかし、半導体ウェハの周囲で
は、チップサイズが大きいために、チップ欠けが発生す
るので、配置しても意味はなく、このままでは空白の部
分が発生する。
【０００９】本発明では上記この空白の部分に超小型の
第２のチップ１１を隙間無く埋め込む。このことによっ
て、無効な空白部分が無くなり、ウェハ１３の全面を有
効利用することができる。
第２のチップ１１を隙間無く埋め込む。このことによっ
て、無効な空白部分が無くなり、ウェハ１３の全面を有
効利用することができる。
【００１０】上記超小型の第２のチップ１１は、第１の
チップのダイシング後それらの良品、不良品のすべてを
除去したあと、ダイシングテープ状の状態で再度超小型
チップサイズに合わせてダイシングを行ってもよいし、
超小型チップ部分のシリコン片を集めて位置合わせし、
ワックスなどでまとめてからダイシングしてもよい。
チップのダイシング後それらの良品、不良品のすべてを
除去したあと、ダイシングテープ状の状態で再度超小型
チップサイズに合わせてダイシングを行ってもよいし、
超小型チップ部分のシリコン片を集めて位置合わせし、
ワックスなどでまとめてからダイシングしてもよい。
【００１１】図２は、本発明の実施例の工程フローを示
す。半導体集積回路チップの製造工程としては、拡散、
イオン打ち込み、ＣＶＤ、配線、パシベーションなど、
プロセスは各種存在するが、ここでは一般化して示して
いる。
す。半導体集積回路チップの製造工程としては、拡散、
イオン打ち込み、ＣＶＤ、配線、パシベーションなど、
プロセスは各種存在するが、ここでは一般化して示して
いる。
【００１２】すなわち図２（ａ）は、大型の第１のチッ
プのプロセスフローで、その工程は第１のプロセス２
１、第２のプロセス２２、第３のプロセス２３、第４の
プロセス２４、第５のプロセス２５、第６のプロセス２
６から形成されているものとする。
プのプロセスフローで、その工程は第１のプロセス２
１、第２のプロセス２２、第３のプロセス２３、第４の
プロセス２４、第５のプロセス２５、第６のプロセス２
６から形成されているものとする。
【００１３】上記フローは第１のチップでは必須である
が、超小型のチップでは必ずしもすべてを必要としない
ことがある。すなわち図２（ｂ）は第２の超小型チップ
の工程であり、使用されないプロセス２７が散在する。
この第２のチップでは使用されないプロセスは無しでも
よい。使用されないプロセスでも第１のチップのために
は必要であるという場合、第２のチップでのマスクパタ
ーンには加工がすすまないような工夫をすればよい。ま
た、超小型チップのプロセスを大型チップのプロセスに
合わせて設計することは可能である。
が、超小型のチップでは必ずしもすべてを必要としない
ことがある。すなわち図２（ｂ）は第２の超小型チップ
の工程であり、使用されないプロセス２７が散在する。
この第２のチップでは使用されないプロセスは無しでも
よい。使用されないプロセスでも第１のチップのために
は必要であるという場合、第２のチップでのマスクパタ
ーンには加工がすすまないような工夫をすればよい。ま
た、超小型チップのプロセスを大型チップのプロセスに
合わせて設計することは可能である。
【００１４】図３は本発明の別の実施例を示す。第１の
チップパターン３１がレチクルマスク３２にあり、さら
に第２の超小型チップパターン３３の集合が同じレチク
ルマスク３２に形成されている。従来技術では、レチク
ルマスク３２には第１のチップパターンのみが形成され
るが、マスク領域すべてを使用することはまれであり、
ほとんどのケースでは空き部分ある。本実施例では、上
記のように従来空き部分であった領域に超小型チップ用
マスクパターン３３を複数配置し、ウェハ周辺をショッ
トするときはこの部分のパターンを選択的に使う。また
電子ビームによる直接描画では、マスクなしに、図１の
ような配置が可能である。
チップパターン３１がレチクルマスク３２にあり、さら
に第２の超小型チップパターン３３の集合が同じレチク
ルマスク３２に形成されている。従来技術では、レチク
ルマスク３２には第１のチップパターンのみが形成され
るが、マスク領域すべてを使用することはまれであり、
ほとんどのケースでは空き部分ある。本実施例では、上
記のように従来空き部分であった領域に超小型チップ用
マスクパターン３３を複数配置し、ウェハ周辺をショッ
トするときはこの部分のパターンを選択的に使う。また
電子ビームによる直接描画では、マスクなしに、図１の
ような配置が可能である。
【００１５】
【発明の効果】半導体プロセスが微細化し、かつ半導体
ウェハが大口径化すると、超小型のチップが実現できる
一方で、マスクコストの急上昇や、枚数増加、大口径ウ
ェハでの大チップが取得できない空き領域が顕在化し、
上記部分の有効利用が求められてきている。
ウェハが大口径化すると、超小型のチップが実現できる
一方で、マスクコストの急上昇や、枚数増加、大口径ウ
ェハでの大チップが取得できない空き領域が顕在化し、
上記部分の有効利用が求められてきている。
【００１６】本発明によれば、上記空き領域を有効に活
用することができるので、低コストで超小型チップを製
造することができる。
用することができるので、低コストで超小型チップを製
造することができる。
【図１】本発明の一実施例におけるウェハの概略平面
図。
図。
【図２】本発明の一実施例の半導体チップ製造工程を示
す流れ図。
す流れ図。
【図３】本発明の一実施例におけるマスクパターンの概
略平面図。
略平面図。
１１…第２のチップ、１２…第１のチップ、１３…半導
体ウェハ、２１…第１のプロセス、２２…第２のプロセ
ス、２３…第３のプロセス、２４…第４のプロセス、２
５…第５のプロセス、２６…第６のプロセス、２７…使
用されないプロセス、３１…第１のチップパターン、３
２…レチクルマスク、３３…第２のチップパターン。
体ウェハ、２１…第１のプロセス、２２…第２のプロセ
ス、２３…第３のプロセス、２４…第４のプロセス、２
５…第５のプロセス、２６…第６のプロセス、２７…使
用されないプロセス、３１…第１のチップパターン、３
２…レチクルマスク、３３…第２のチップパターン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大木 優 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ Ｆターム(参考） 5F038 EZ19 EZ20 5F046 AA25 CB17
Claims (3)
- 【請求項１】半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置することを特徴とする半導体装置
の製造方法。 - 【請求項２】半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置し、第１のチップの面積は第２の
チップの面積より大であることを特徴とする半導体装置
の製造方法。 - 【請求項３】半導体ウェハに配置された第１のチップの
領域があり、上記第１のチップの領域と上記半導体ウェ
ハの最外周との間の第１のチップが配置できないに領域
に第２のチップを配置し、第１のチップの面積は第２の
チップの面積より大であり、これを実現するステッパ用
マスクにおいては、上記第１のチップと上記第２のチッ
プが存在することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121064A JP2001297979A (ja) | 2000-04-17 | 2000-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121064A JP2001297979A (ja) | 2000-04-17 | 2000-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001297979A true JP2001297979A (ja) | 2001-10-26 |
Family
ID=18631775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000121064A Withdrawn JP2001297979A (ja) | 2000-04-17 | 2000-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001297979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157327A (ja) * | 2002-11-06 | 2004-06-03 | Kawasaki Microelectronics Kk | 半導体デバイス用マスク、および露光方法 |
| JP2006278820A (ja) * | 2005-03-30 | 2006-10-12 | Nikon Corp | 露光方法及び装置 |
-
2000
- 2000-04-17 JP JP2000121064A patent/JP2001297979A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157327A (ja) * | 2002-11-06 | 2004-06-03 | Kawasaki Microelectronics Kk | 半導体デバイス用マスク、および露光方法 |
| JP4481561B2 (ja) * | 2002-11-06 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | 半導体デバイス用マスク |
| JP2006278820A (ja) * | 2005-03-30 | 2006-10-12 | Nikon Corp | 露光方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |