JPS61263237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61263237A JPS61263237A JP10518185A JP10518185A JPS61263237A JP S61263237 A JPS61263237 A JP S61263237A JP 10518185 A JP10518185 A JP 10518185A JP 10518185 A JP10518185 A JP 10518185A JP S61263237 A JPS61263237 A JP S61263237A
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- JP
- Japan
- Prior art keywords
- pattern
- patterns
- semiconductor wafer
- disposed
- wafer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置のマスク合せ用パターン及びテス
トパターン又はコントロールパターン等、所期のチップ
パターン以外のパターン（以下、評価用パターンと称す
）の半導体ウェファ上の配置方法に関するものである。
トパターン又はコントロールパターン等、所期のチップ
パターン以外のパターン（以下、評価用パターンと称す
）の半導体ウェファ上の配置方法に関するものである。
従来の技術
従来、半導体装置の製造にあたっては、第２図に示す様
に、半導体ウェファ１の中だ１所期のチップパターン２
のほかに、リングツイエ程及び拡散プロファイルのチェ
ック、コントロールを目的とするマスク合せ用パターン
３や、テストパターン４等のいわゆる評価用パターンを
、半導体ウェファ１のはゾ中央径線上に、その製造しよ
うとするパターン４内に、複数（この例では２カ所）設
けられている。一般的には、前記マスク合せ用パターン
２、テストパターン３等の評価用パターンは、左右対称
で配置され、たとえば、チップパターン２の配列（７ｇ
６１〜３２）中、正規パターン屑７の位置と同Ａ６２６
位置に設けられている。
に、半導体ウェファ１の中だ１所期のチップパターン２
のほかに、リングツイエ程及び拡散プロファイルのチェ
ック、コントロールを目的とするマスク合せ用パターン
３や、テストパターン４等のいわゆる評価用パターンを
、半導体ウェファ１のはゾ中央径線上に、その製造しよ
うとするパターン４内に、複数（この例では２カ所）設
けられている。一般的には、前記マスク合せ用パターン
２、テストパターン３等の評価用パターンは、左右対称
で配置され、たとえば、チップパターン２の配列（７ｇ
６１〜３２）中、正規パターン屑７の位置と同Ａ６２６
位置に設けられている。
発明が解決しようとする問題点
しかしながら、半導体装置の大電力化、大容量・化がす
すむにつれて、半導体装置のサイズ、すなわち、チップ
サイズが大きくなってくるので、単位半導体ウェファに
複数の評価用パターンを配することは、良品チップ収率
の面で、無視できる占有率でなくなってくる。例えば、
２ｏｏＷ用パワートランジスタのパターンサイズは一辺
１０ｆｌの方形になり、３インチロ径半導体ウェファで
のチツブ配列数は、第１図の腐１〜３２で示されるよう
に、３２個であり、その中に占める前記評価用パターン
の占有率は、２／３２＝６．２５％にもなる。この占有
率は、生産性の上からは大変大きな数字であり、ウェフ
ァ工程が完成した後は、せいぜい管理又はチェックに供
されるにすぎず、この分、本来の目的とする半導体装置
（チップ）の収率が低下する。
すむにつれて、半導体装置のサイズ、すなわち、チップ
サイズが大きくなってくるので、単位半導体ウェファに
複数の評価用パターンを配することは、良品チップ収率
の面で、無視できる占有率でなくなってくる。例えば、
２ｏｏＷ用パワートランジスタのパターンサイズは一辺
１０ｆｌの方形になり、３インチロ径半導体ウェファで
のチツブ配列数は、第１図の腐１〜３２で示されるよう
に、３２個であり、その中に占める前記評価用パターン
の占有率は、２／３２＝６．２５％にもなる。この占有
率は、生産性の上からは大変大きな数字であり、ウェフ
ァ工程が完成した後は、せいぜい管理又はチェックに供
されるにすぎず、この分、本来の目的とする半導体装置
（チップ）の収率が低下する。
本発明は、このような問題点を解決するために、評価用
パターンの半導体ウェファ上の配置方法を改め、１ウェ
ファ当りのチップのとれ数を効率よく増やすことを目的
とするものである。
パターンの半導体ウェファ上の配置方法を改め、１ウェ
ファ当りのチップのとれ数を効率よく増やすことを目的
とするものである。
問題点を解決するための手段
本発明の方法は、マスク合せのためのターゲットパター
ンやテストパターン等の評価用パターンを、半導体ウェ
ファの外周部にあって、正規パターンサイズに満たない
領域に設定配置するものである。
ンやテストパターン等の評価用パターンを、半導体ウェ
ファの外周部にあって、正規パターンサイズに満たない
領域に設定配置するものである。
作 用
本方法によると、従来、１ウエフア尚り複数の評価用パ
ターンで占有された実質上の“不良パターン”として扱
われていたチップが、良品チップとして扱える様になる
。
ターンで占有された実質上の“不良パターン”として扱
われていたチップが、良品チップとして扱える様になる
。
実施例
以下、本発明を図面により詳細に説明する。
第１図は、本発明による製造方法を示すチ・ンプパター
ンおよび評価用パターンの配置図である。
ンおよび評価用パターンの配置図である。
半導体ウェファ１を３インチ口径とした場合で、正規の
チップパターン２のサイズｌ’ｉ−辺１０”方形の時の
半導体ウェファ１内のパターン配置を示すもので、正規
パターンサイズ２が３２個確保されている。一方、マス
ク合せターゲットパターン３は、パターン位置Ａ及び位
置０尾配置されている。又、テストパターン４はパター
ン位ＲＢ及び゛位置りに配置されている。これらパター
ン位置Ａ。
チップパターン２のサイズｌ’ｉ−辺１０”方形の時の
半導体ウェファ１内のパターン配置を示すもので、正規
パターンサイズ２が３２個確保されている。一方、マス
ク合せターゲットパターン３は、パターン位置Ａ及び位
置０尾配置されている。又、テストパターン４はパター
ン位ＲＢ及び゛位置りに配置されている。これらパター
ン位置Ａ。
Ｂ、Ｃ，Ｄはいずれも正規パターンサイズよりも小さく
、半導体ウェファ１にあっては、不活用領域に配置され
たものであるが、一般に前記ターゲットパターン３、テ
ストパターン４は正規パターンに比べて小さく、本実施
例では、ターゲットパターン３は１．６” Ｘ １．２
”、テストパターン４は１．８” Ｘ １．０”の大き
さであるので、ターゲットパターン３は、半導体ウェフ
ァ１のパターン位置Ａ、Ｃに配し、テストパターン４を
位置Ｂ、Ｄに配しても十分に余裕があった。従来のパタ
ーンの配置法に比べ、ターゲットパターン３間の距離が
長くなるため、マスク合せ精度が一層容易にかつ、精度
よくすることが可能となった。また、テストパターン４
も半導体ウェファ１の外周部に配されているため、半導
体ウェファの工程のばらつき状態が大きく現われ、その
目的を一層達することが可能となる。
、半導体ウェファ１にあっては、不活用領域に配置され
たものであるが、一般に前記ターゲットパターン３、テ
ストパターン４は正規パターンに比べて小さく、本実施
例では、ターゲットパターン３は１．６” Ｘ １．２
”、テストパターン４は１．８” Ｘ １．０”の大き
さであるので、ターゲットパターン３は、半導体ウェフ
ァ１のパターン位置Ａ、Ｃに配し、テストパターン４を
位置Ｂ、Ｄに配しても十分に余裕があった。従来のパタ
ーンの配置法に比べ、ターゲットパターン３間の距離が
長くなるため、マスク合せ精度が一層容易にかつ、精度
よくすることが可能となった。また、テストパターン４
も半導体ウェファ１の外周部に配されているため、半導
体ウェファの工程のばらつき状態が大きく現われ、その
目的を一層達することが可能となる。
本発明の実施例図においては、マスク合せ用ターゲット
パターン、さらにテストパターンを２個所としたが、正
規パターンサイズを確保できないパターン位置に、前記
ターゲットパターンやテストパターンを２個所以上に配
すること、さらに、複数種類のターゲットパターン、テ
ストパターンを配することは、本発明に含まれるもので
ある。
パターン、さらにテストパターンを２個所としたが、正
規パターンサイズを確保できないパターン位置に、前記
ターゲットパターンやテストパターンを２個所以上に配
すること、さらに、複数種類のターゲットパターン、テ
ストパターンを配することは、本発明に含まれるもので
ある。
発明の効果
以上の様に本発明によれば、従来、１半導体ウェファ当
り必らず複数の正規パターンが、マスク合せやテスト等
の評価用として費やされていたものが不要となり、ウェ
ファ当りのチップ収率を増やすことが可能となるばかり
か、マスク合せが容易になり、工程のばらつきの把握も
一層容易となる。今後、ますます大電力化、大集積化が
すすむにつれ、半導体装置のチ、ツブの大きさが大きく
なるので、本発明の効果は犬である。
り必らず複数の正規パターンが、マスク合せやテスト等
の評価用として費やされていたものが不要となり、ウェ
ファ当りのチップ収率を増やすことが可能となるばかり
か、マスク合せが容易になり、工程のばらつきの把握も
一層容易となる。今後、ますます大電力化、大集積化が
すすむにつれ、半導体装置のチ、ツブの大きさが大きく
なるので、本発明の効果は犬である。
第１図は本発明による半導体ウェファ内のマスク合せ用
パターン、テストパターンの配置図、第２図は従来の半
導体ウェファ内のマスク合せ用パターン、テストパター
ンの配置図である。 １・・・・・・半導体ウェファ、２・・・・・・単位半
導体チップパターン、３・・・・・・マスク合せ用ター
ゲットパターン、４・・・・・・テストパターン。
パターン、テストパターンの配置図、第２図は従来の半
導体ウェファ内のマスク合せ用パターン、テストパター
ンの配置図である。 １・・・・・・半導体ウェファ、２・・・・・・単位半
導体チップパターン、３・・・・・・マスク合せ用ター
ゲットパターン、４・・・・・・テストパターン。
Claims (1)
- 半導体装置の製造工程にあって、半導体ウェファにおけ
るマスク合せ用パターンおよび／またはテストパターン
の配置が、同半導体ウェファの外周部にあって、所期の
正規パターンサイズに満たない端部領域に配置されたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10518185A JPS61263237A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10518185A JPS61263237A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263237A true JPS61263237A (ja) | 1986-11-21 |
Family
ID=14400503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10518185A Pending JPS61263237A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263237A (ja) |
-
1985
- 1985-05-17 JP JP10518185A patent/JPS61263237A/ja active Pending
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