JPH03200335A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03200335A JPH03200335A JP34113689A JP34113689A JPH03200335A JP H03200335 A JPH03200335 A JP H03200335A JP 34113689 A JP34113689 A JP 34113689A JP 34113689 A JP34113689 A JP 34113689A JP H03200335 A JPH03200335 A JP H03200335A
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- Japan
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- groove type
- groove
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Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に結晶欠陥のゲッタリ
ング方法に関するものである。
ング方法に関するものである。
第５図は従来の半導体装置における結晶欠陥のゲッタリ
ング方法を示す断面図である。
ング方法を示す断面図である。
図において、半導体基板１の表面から数〜十数μｍの深
さの所に酸素析出層２が形成され、この酸素析出層２で
結晶欠陥７をゲッタリングすることによって、基板表面
に無欠陥層３１が形成されている。そしてこの無欠陥層
３１に複数の素子５とこれらを電気的に絶縁する溝型分
離領域６１を形成して半導体装置を構成している。
さの所に酸素析出層２が形成され、この酸素析出層２で
結晶欠陥７をゲッタリングすることによって、基板表面
に無欠陥層３１が形成されている。そしてこの無欠陥層
３１に複数の素子５とこれらを電気的に絶縁する溝型分
離領域６１を形成して半導体装置を構成している。
また、第６図は従来の他の結晶欠陥のゲッタリング方法
を示す断面図である。
を示す断面図である。
第６図において、半導体基板１の裏面にはダメージ層４
が形成されており、このダメージＷＡ４で結晶欠陥７を
ゲッタリングして基板表面に無欠陥層３１を形成してい
る。
が形成されており、このダメージＷＡ４で結晶欠陥７を
ゲッタリングして基板表面に無欠陥層３１を形成してい
る。
さらには、上記の２つの方法を併用して結晶欠陥をゲッ
タリングする場合もある。
タリングする場合もある。
以上のように従来の半導体装置では、酸素析出層または
裏面ダメージ層、あるいは両者の併用によって結晶欠陥
のゲッタリングを行っているが、一般に溝型分離を有し
た半導体装置では、幅１μｍ前後で深さ数μｍの溝を半
導体基板に掘り、基板とは熱膨張係数が異なる絶縁物等
で溝を埋め込むため、熱応力による結晶欠陥が非常に発
生し易く、従来のゲッタリング方法だけでは充分に欠陥
の発生を抑えきれず、第５図および第６図に示すように
本来無欠陥層３１であるべき所まで結晶欠陥７が発生し
、その結果、素子の製品歩留りが低いという問題点があ
った。
裏面ダメージ層、あるいは両者の併用によって結晶欠陥
のゲッタリングを行っているが、一般に溝型分離を有し
た半導体装置では、幅１μｍ前後で深さ数μｍの溝を半
導体基板に掘り、基板とは熱膨張係数が異なる絶縁物等
で溝を埋め込むため、熱応力による結晶欠陥が非常に発
生し易く、従来のゲッタリング方法だけでは充分に欠陥
の発生を抑えきれず、第５図および第６図に示すように
本来無欠陥層３１であるべき所まで結晶欠陥７が発生し
、その結果、素子の製品歩留りが低いという問題点があ
った。
また、酸素析出層を利用する場合、半導体装置の製造プ
ロセス条件によって基板の最適酸素濃度が異なるため、
プロセス条件を変更する毎に最適酸素濃度を求めなけれ
ばならないという問題点があった。
ロセス条件によって基板の最適酸素濃度が異なるため、
プロセス条件を変更する毎に最適酸素濃度を求めなけれ
ばならないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、充分に欠陥の発生を抑えることができるとと
もに、基板の酸素濃度にかかわらず結晶欠陥のゲッタリ
ング効果を著しく向上させることができる半導体装置を
得ることを目的とする。
たもので、充分に欠陥の発生を抑えることができるとと
もに、基板の酸素濃度にかかわらず結晶欠陥のゲッタリ
ング効果を著しく向上させることができる半導体装置を
得ることを目的とする。
この発明に係る半導体装置は、複数の素子とこれらの複
数の素子を絶縁する溝型の素子分離領域とから成る素子
形成領域以外の領域に、該溝型の素子分離領域の間隔よ
りも間隔の狭い複数の溝型分離パターンを設けたもので
ある。
数の素子を絶縁する溝型の素子分離領域とから成る素子
形成領域以外の領域に、該溝型の素子分離領域の間隔よ
りも間隔の狭い複数の溝型分離パターンを設けたもので
ある。
この発明においては、素子形成領域以外の領域に形成し
た間隔の狭い溝型分離パターンによりその近傍に結晶欠
陥が誘発され、ここに欠陥を集中させることによって素
子形成領域で生じた熱応力を緩和しこれを無欠陥領域と
する。
た間隔の狭い溝型分離パターンによりその近傍に結晶欠
陥が誘発され、ここに欠陥を集中させることによって素
子形成領域で生じた熱応力を緩和しこれを無欠陥領域と
する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の第１の実施例による半導体装置を示
す平面図、第２図は第１図のｘ−ｘ’断面の構造を示す
図である。図において、１は半導体基板、５は素子、７
は結晶欠陥、６１は個々の素子５を分離する溝形の素子
分離領域、３０は素子形成領域、６０は結晶欠陥７を誘
発する溝型骨１ｉｌｉＩｌ領域である。図に示すように
半導体基板１上には素子５と溝型素子分離領域６１とか
らなる素子形成領域３０が有り、その周囲には間隔の狭
いストライプ状の溝型分離６０が正方形状に形成されて
いる。
す平面図、第２図は第１図のｘ−ｘ’断面の構造を示す
図である。図において、１は半導体基板、５は素子、７
は結晶欠陥、６１は個々の素子５を分離する溝形の素子
分離領域、３０は素子形成領域、６０は結晶欠陥７を誘
発する溝型骨１ｉｌｉＩｌ領域である。図に示すように
半導体基板１上には素子５と溝型素子分離領域６１とか
らなる素子形成領域３０が有り、その周囲には間隔の狭
いストライプ状の溝型分離６０が正方形状に形成されて
いる。
また、第１図におけるＸ−Ｘ”部分の断面構造は第２図
のごとくなっており、同図において、溝型分離６０の近
傍に結晶欠陥７が集中して発生しており、素子形成領域
３０は無欠陥領域となっている。
のごとくなっており、同図において、溝型分離６０の近
傍に結晶欠陥７が集中して発生しており、素子形成領域
３０は無欠陥領域となっている。
このような本実施例によれば、一般に半導体基板表面に
形成した溝型分離領域は、その間隔が狭い程、結晶欠陥
を発生し易い傾向にあることから、素子形成領域３０以
外の領域に形成した間隔の狭い溝型分離パターン６０の
近傍に結晶欠陥７が誘発される。従って、この間隔の狭
い溝型分離パターン６０の近傍に欠陥を集中させること
によって素子形成領域で生じた熱応力を緩和して素子形
成領域３０を無欠陥領域とすることができ、基板の酸素
濃度によることなく高いゲッタリング効果が得られ、製
品歩留りの向上が図れる。
形成した溝型分離領域は、その間隔が狭い程、結晶欠陥
を発生し易い傾向にあることから、素子形成領域３０以
外の領域に形成した間隔の狭い溝型分離パターン６０の
近傍に結晶欠陥７が誘発される。従って、この間隔の狭
い溝型分離パターン６０の近傍に欠陥を集中させること
によって素子形成領域で生じた熱応力を緩和して素子形
成領域３０を無欠陥領域とすることができ、基板の酸素
濃度によることなく高いゲッタリング効果が得られ、製
品歩留りの向上が図れる。
尚、上記実施例では溝型分離領域６０を素子形成領域３
０の周囲にストライプ状で正方形状に形成したが、溝型
分離領域のパターン形状は特にストライプ状に規定され
るものではなく、本発明の第２の実施例として第３図に
示すようなドツト形状でもよく、この場合においても上
記実施例と同様の効果を奏する。
０の周囲にストライプ状で正方形状に形成したが、溝型
分離領域のパターン形状は特にストライプ状に規定され
るものではなく、本発明の第２の実施例として第３図に
示すようなドツト形状でもよく、この場合においても上
記実施例と同様の効果を奏する。
また、第４図はこの発明の第３の実施例による半導体装
置を示す断面図である。図において、第１図及び第２図
と同一符号は同一部分を示し、図において、周辺の溝型
分離領域６０は、素子領域内の溝型素子分離６１より深
く形成されている。
置を示す断面図である。図において、第１図及び第２図
と同一符号は同一部分を示し、図において、周辺の溝型
分離領域６０は、素子領域内の溝型素子分離６１より深
く形成されている。
これによって溝型分離６０の近傍にはより欠陥が発生し
易くなり、上記第１及び第２の実施例に比しゲッタリン
グ効果を増大させることが出来る。
易くなり、上記第１及び第２の実施例に比しゲッタリン
グ効果を増大させることが出来る。
以上のようにこの発明によれば、複数の素子とこれらの
複数の素子を絶縁する溝型の素子分離領域とから成る素
子形成領域以外の領域に、間隔の狭い複数の溝型分離パ
ターンを設け、素子分離領域に生じた熱応力を周辺に形
成した溝型分離パターンに吸収させる構造としたため、
基板の酸素濃度によることなく、高いゲッタリング効果
が得られ、その結果、製品歩留りの高い半導体装置が得
られる効果がある。
複数の素子を絶縁する溝型の素子分離領域とから成る素
子形成領域以外の領域に、間隔の狭い複数の溝型分離パ
ターンを設け、素子分離領域に生じた熱応力を周辺に形
成した溝型分離パターンに吸収させる構造としたため、
基板の酸素濃度によることなく、高いゲッタリング効果
が得られ、その結果、製品歩留りの高い半導体装置が得
られる効果がある。
第１図は本発明の第１の実施例による半導体装置を示す
平面図、第２図は第１図の半導体装置におけるＸ−Ｘ“
部分の断面図、第３図は本発明の第２の実施例による半
導体装置を示す平面図、第４図は本発明の第３の実施例
による半導体装置を示す断面図、第５図は従来例による
半導体装置を示す断面図、第６図はその他の従来例によ
る半導体装置を示す断面図である。 図において、１は半導体基板、５は素子、３０は素子形
成領域、６０は結晶欠陥を誘発する溝型分離領域、６１
は素子分離用の溝型分離領域をそれぞれ示す。 なお図中同一符号は同−又は相当部分を示す。 第４ 第５ＷＡ 手続補正書 （自発） １゜ ２゜ ３゜ ４゜ 事件の表示 特願平１−３４１）３６号 発明の名称 半導体装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社代表者 志岐守哉
平面図、第２図は第１図の半導体装置におけるＸ−Ｘ“
部分の断面図、第３図は本発明の第２の実施例による半
導体装置を示す平面図、第４図は本発明の第３の実施例
による半導体装置を示す断面図、第５図は従来例による
半導体装置を示す断面図、第６図はその他の従来例によ
る半導体装置を示す断面図である。 図において、１は半導体基板、５は素子、３０は素子形
成領域、６０は結晶欠陥を誘発する溝型分離領域、６１
は素子分離用の溝型分離領域をそれぞれ示す。 なお図中同一符号は同−又は相当部分を示す。 第４ 第５ＷＡ 手続補正書 （自発） １゜ ２゜ ３゜ ４゜ 事件の表示 特願平１−３４１）３６号 発明の名称 半導体装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社代表者 志岐守哉
Claims (1)
- （１）半導体基板上の主表面に、複数の素子が複数の溝
型素子分離領域によりそれぞれ電気的に絶縁されてなる
素子形成領域を有する半導体装置において、 前記半導体基板上の主表面の、前記素子形成領域以外の
領域に複数の溝型分離パターンが形成され、該溝型分離
パターンの相互の間隔は、前記複数の溝型分離領域の相
互の間隔よりも狭いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34113689A JPH03200335A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34113689A JPH03200335A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03200335A true JPH03200335A (ja) | 1991-09-02 |
Family
ID=18343591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34113689A Pending JPH03200335A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03200335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000047969A1 (en) * | 1999-02-15 | 2000-08-17 | Yamatake Corporation | Semiconductor pressure sensor |
| JP2013258374A (ja) * | 2012-06-14 | 2013-12-26 | Lapis Semiconductor Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-12-27 JP JP34113689A patent/JPH03200335A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000047969A1 (en) * | 1999-02-15 | 2000-08-17 | Yamatake Corporation | Semiconductor pressure sensor |
| US6789430B1 (en) | 1999-02-15 | 2004-09-14 | Yamatake Corporation | Semiconductor pressure sensor with strain gauges formed on a silicon diaphragm |
| JP2013258374A (ja) * | 2012-06-14 | 2013-12-26 | Lapis Semiconductor Co Ltd | 半導体装置およびその製造方法 |
| CN103515288A (zh) * | 2012-06-14 | 2014-01-15 | 拉碧斯半导体株式会社 | 半导体装置及其制造方法 |
| CN103515288B (zh) * | 2012-06-14 | 2017-11-14 | 拉碧斯半导体株式会社 | 半导体装置及其制造方法 |
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