JPS6063921A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6063921A JPS6063921A JP17060583A JP17060583A JPS6063921A JP S6063921 A JPS6063921 A JP S6063921A JP 17060583 A JP17060583 A JP 17060583A JP 17060583 A JP17060583 A JP 17060583A JP S6063921 A JPS6063921 A JP S6063921A
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- JP
- Japan
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- crystal growth
- area
- pattern
- growing
- substrate
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、液相結晶成長法による半導体素子の製造方法
に係り、特にパターン合わせのためのマーり、を必要と
する製造方法に関する。
に係り、特にパターン合わせのためのマーり、を必要と
する製造方法に関する。
液相結晶成長法は、光半導体素子等の分野ζこおいて重
要な役割を果している。特に半導体レーザ等の素子にお
いては、良質のへテロ接合を得るために重要なものであ
る。
要な役割を果している。特に半導体レーザ等の素子にお
いては、良質のへテロ接合を得るために重要なものであ
る。
一般にこのような半導体素子は個別に扱われるものが多
く、結晶成長を一担成長基板上全面に行ってから所望の
電極パターン等を形成する場合が多い。また結晶成長前
に成長基板にバターニングを行う場合においても、最初
のパターンと結晶成長後のパターンを正確に合わせるこ
とがあまり必要でない場合が多かった。
く、結晶成長を一担成長基板上全面に行ってから所望の
電極パターン等を形成する場合が多い。また結晶成長前
に成長基板にバターニングを行う場合においても、最初
のパターンと結晶成長後のパターンを正確に合わせるこ
とがあまり必要でない場合が多かった。
しかしながら、近年ｌこおいてはこイｔらの半導体素子
も集積化されることが望まれており、断電のパターンを
成長基板上に設け、結晶成長後において成長基板のパタ
ーンに合わせて別のパターンを設けることが必要不可欠
となってきている。このため結晶成長前のパターンと結
晶成長後のパターンを正確に合わせることが必要であり
、何らかの方法により結晶成長前のパターンを結晶成長
後に確認できるようにしなければμらない。
も集積化されることが望まれており、断電のパターンを
成長基板上に設け、結晶成長後において成長基板のパタ
ーンに合わせて別のパターンを設けることが必要不可欠
となってきている。このため結晶成長前のパターンと結
晶成長後のパターンを正確に合わせることが必要であり
、何らかの方法により結晶成長前のパターンを結晶成長
後に確認できるようにしなければμらない。
従来このような方法としては、結晶成長面の一部に成長
阻止領域を設ける方法と、結晶成長面積より広い結晶成
長基板を用いる方法とがある。両者とも結晶の非成長面
を一部残す方法であるが、前者においては結晶成長融液
の拡散及び対流条件を変えてしまうために一様な結晶成
長を行うこ七ができず、また後者ζこおいては結晶成長
時の熱損傷によってパターンが不鮮明ｌこなるといり欠
点をそれぞｎ有していた。また、後者においては結晶成
長融液交換のために基板移動を行う際、移動方向の非成
長面に結晶成長が行われる場合か多（問題となっていた
。
阻止領域を設ける方法と、結晶成長面積より広い結晶成
長基板を用いる方法とがある。両者とも結晶の非成長面
を一部残す方法であるが、前者においては結晶成長融液
の拡散及び対流条件を変えてしまうために一様な結晶成
長を行うこ七ができず、また後者ζこおいては結晶成長
時の熱損傷によってパターンが不鮮明ｌこなるといり欠
点をそれぞｎ有していた。また、後者においては結晶成
長融液交換のために基板移動を行う際、移動方向の非成
長面に結晶成長が行われる場合か多（問題となっていた
。
本発明は、このような従来の欠点を考慮してなされたも
のであり、結晶成長前後のパターン合わせを容易にする
ことができる半導体素子の製造方法を提供することを目
的きしている。
のであり、結晶成長前後のパターン合わせを容易にする
ことができる半導体素子の製造方法を提供することを目
的きしている。
本発明は結晶成長面積より広い面積を有する成長基板を
用い、結晶成長面以外の部分を結晶成長阻止膜によって
覆うことにより、パターン合わせ０） バター ｙ 又
４３マークを保護するものである。
用い、結晶成長面以外の部分を結晶成長阻止膜によって
覆うことにより、パターン合わせ０） バター ｙ 又
４３マークを保護するものである。
本発明によれば、結晶成長前後のパターン合わせが容易
となり、また、結晶成長前のパターンが熱損傷や結晶成
長の影響を受けることなく、鮮明に残されるという効果
を奏する。
となり、また、結晶成長前のパターンが熱損傷や結晶成
長の影響を受けることなく、鮮明に残されるという効果
を奏する。
第１図はズライドボート型の液相多層結晶成長工程を示
す図である。（２１図は成長装置断面図、（ｂｌ、（Ｃ
１，ｆｄ１図は成長基板の移動過程を示す図である。
す図である。（２１図は成長装置断面図、（ｂｌ、（Ｃ
１，ｆｄ１図は成長基板の移動過程を示す図である。
ここでは、成長面積より広い面積を有する成長ｇ板を用
いた場合を示す。
いた場合を示す。
第２図は１本発明実施例の成長基板を示す図である。従
来の方法では（ｂ）図から（山メまでの過程において、
（Ｃ）図に代表される状態で非成長面に結晶成長が行わ
れるわけであるが、第２図１こ示すごとく本発明によれ
ば、非成長面への結晶成長を阻止することができる。
来の方法では（ｂ）図から（山メまでの過程において、
（Ｃ）図に代表される状態で非成長面に結晶成長が行わ
れるわけであるが、第２図１こ示すごとく本発明によれ
ば、非成長面への結晶成長を阻止することができる。
ここで廊２図中、７は結晶成長面、６は非成長面であり
、６の部分はｓｉｏ！、Ｓｉ、Ｎ４等の酸化膜又は窒化
膜によって結晶成長阻止膜が形成さイｔている。また８
は後工程のための合わせマークであり、ここでは十字型
マークとしている。酸化膜。
、６の部分はｓｉｏ！、Ｓｉ、Ｎ４等の酸化膜又は窒化
膜によって結晶成長阻止膜が形成さイｔている。また８
は後工程のための合わせマークであり、ここでは十字型
マークとしている。酸化膜。
窒化膜はしばしば選択結晶成長のマスクとしても使わイ
ｌるように、基板結晶への結晶成長阻止や基板結晶の変
質防止等に有効なものである。
ｌるように、基板結晶への結晶成長阻止や基板結晶の変
質防止等に有効なものである。
以上説明してきたようｌこ１本発明は結晶成長前後のパ
ターン合わせのためのマーク保護に有効であり、また、
結晶成長阻止膜を設けている位置が結晶成長に影響しな
い部分であるため、一様な結晶成長が行える（１」点を
もっている。
ターン合わせのためのマーク保護に有効であり、また、
結晶成長阻止膜を設けている位置が結晶成長に影響しな
い部分であるため、一様な結晶成長が行える（１」点を
もっている。
本発明の実施例では、特に結晶成長の材料前については
ふイｔていないが、これは結晶成長の材料によって本発
明の主旨が逸脱するものではないからであり、また結晶
成長阻止膜の材料等は結晶成長材料、結晶成長条件等に
よって適時選べばよいものである。更に本発明実施例で
はパターン合わせのマークを十字型としたが、これはそ
７１．ぞれが目的とするパターンによって変更すわばよ
いものである。
ふイｔていないが、これは結晶成長の材料によって本発
明の主旨が逸脱するものではないからであり、また結晶
成長阻止膜の材料等は結晶成長材料、結晶成長条件等に
よって適時選べばよいものである。更に本発明実施例で
はパターン合わせのマークを十字型としたが、これはそ
７１．ぞれが目的とするパターンによって変更すわばよ
いものである。
第１図はスライドボート型液相結晶の過程を示す図、第
２図は１本発明実施例による結晶ｂｌｌ長板板示す図で
ある。 １・・・結晶成長ポート、２・・・スライドボート（ウ
ェハーホルダー）、３・・・結晶成長基板、 ４ 、４
’。 ４１ 、４１１．４１Ｎ・−・結晶成長融液、５・・・
ブツシュロット、６・・・結晶成長阻止膜（非成長面）
、７・・・結晶成長面、８・・・合わせマーク。 代世人弁理士 則 近 憲 佑（ほか１名）第１図 （／２） 第２図 ７ ム
２図は１本発明実施例による結晶ｂｌｌ長板板示す図で
ある。 １・・・結晶成長ポート、２・・・スライドボート（ウ
ェハーホルダー）、３・・・結晶成長基板、 ４ 、４
’。 ４１ 、４１１．４１Ｎ・−・結晶成長融液、５・・・
ブツシュロット、６・・・結晶成長阻止膜（非成長面）
、７・・・結晶成長面、８・・・合わせマーク。 代世人弁理士 則 近 憲 佑（ほか１名）第１図 （／２） 第２図 ７ ム
Claims (2)
- （１）液相結晶成長法による半導体素子の製造方法にお
いて、結晶成長基板上に後工程の目印となるマークを設
ける工程と、該結晶成長基板の周辺領域に結晶成長阻止
膜を設ける工程と、しかるのち該結晶成長基板上の結晶
成長阻止膜を設けていない領域に結晶成長阻止膜を設け
ていない面積以下の面積で所望の結晶層を結晶成長させ
る工程とを含んで成ることを特徴とする半導体素子の製
造方法。 - （２）結晶成長阻止膜は、Ｓｉｎ、、８ｉ、Ｎ４等の酸
化膜又は窒化膜であることを特徴とする特許請求の範囲
第１項記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060583A JPS6063921A (ja) | 1983-09-17 | 1983-09-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17060583A JPS6063921A (ja) | 1983-09-17 | 1983-09-17 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063921A true JPS6063921A (ja) | 1985-04-12 |
Family
ID=15907947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17060583A Pending JPS6063921A (ja) | 1983-09-17 | 1983-09-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003374A (en) * | 1988-05-23 | 1991-03-26 | North American Philips Corporation | Semiconductor wafer |
| US5096855A (en) * | 1988-05-23 | 1992-03-17 | U.S. Philips Corporation | Method of dicing semiconductor wafers which produces shards less than 10 microns in size |
| WO1999048149A1 (en) * | 1998-03-18 | 1999-09-23 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
-
1983
- 1983-09-17 JP JP17060583A patent/JPS6063921A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003374A (en) * | 1988-05-23 | 1991-03-26 | North American Philips Corporation | Semiconductor wafer |
| US5096855A (en) * | 1988-05-23 | 1992-03-17 | U.S. Philips Corporation | Method of dicing semiconductor wafers which produces shards less than 10 microns in size |
| WO1999048149A1 (en) * | 1998-03-18 | 1999-09-23 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
| US6249036B1 (en) | 1998-03-18 | 2001-06-19 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
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