JPS5939041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5939041A JPS5939041A JP57147659A JP14765982A JPS5939041A JP S5939041 A JPS5939041 A JP S5939041A JP 57147659 A JP57147659 A JP 57147659A JP 14765982 A JP14765982 A JP 14765982A JP S5939041 A JPS5939041 A JP S5939041A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- substrate
- resistance
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Bipolar Transistors (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関わシ、特にバイポー
ラＬＳＩの１μｍ程度の浅い接合深さの埋込層（以下Ｂ
Ｌ層と略記する）の抵抗の低減方法に関し、さら［４た
ホトエツチング用７７２合、ビ用マーカの形成方法に関
する。
ラＬＳＩの１μｍ程度の浅い接合深さの埋込層（以下Ｂ
Ｌ層と略記する）の抵抗の低減方法に関し、さら［４た
ホトエツチング用７７２合、ビ用マーカの形成方法に関
する。
バイポーラＬＳ’Ｉにおいてはコレクタ抵抗を低減する
ために、半導体基板上にＢＬ層を形成した後に、この上
にエピタキシャル層を成長させ、係るエピタキシャル層
内に半導体素子を構成することが一般的である。このよ
うなプロセスにおいて重要なのは、エピタキシャル層成
長後において局所的に形成したＢ Ｌ層位置を正しく検
出することである。
ために、半導体基板上にＢＬ層を形成した後に、この上
にエピタキシャル層を成長させ、係るエピタキシャル層
内に半導体素子を構成することが一般的である。このよ
うなプロセスにおいて重要なのは、エピタキシャル層成
長後において局所的に形成したＢ Ｌ層位置を正しく検
出することである。
このＢＬ層位置検出のためには通常ＢＬ層形成に際して
形成されたマーカを使用し、さらに該マーカ領域はＢＬ
層形成のための選択拡散時に半導体素子形成領域用Ｂ
Ｌ層と同時に形成され、同一の拡散処理を受けているこ
とが公知の方法である。
形成されたマーカを使用し、さらに該マーカ領域はＢＬ
層形成のための選択拡散時に半導体素子形成領域用Ｂ
Ｌ層と同時に形成され、同一の拡散処理を受けているこ
とが公知の方法である。
しかしながら係る方法によるＢＬ層の抵抗囲域には限界
があった。その基本的な要因は、上記の如くにマーカ領
域と半導体素子を形成する領域とが同一拡散処理を受け
る点にあり、マーカ領域に凹みを形成するためには、当
然のこととして半導体素子を形成する領域にも凹みが形
成されるのであるが、その凹み形成の際にＢＬ層の表面
層が実質的にはエッチ除去されるのと同等の効果を受け
てしまうのである。
があった。その基本的な要因は、上記の如くにマーカ領
域と半導体素子を形成する領域とが同一拡散処理を受け
る点にあり、マーカ領域に凹みを形成するためには、当
然のこととして半導体素子を形成する領域にも凹みが形
成されるのであるが、その凹み形成の際にＢＬ層の表面
層が実質的にはエッチ除去されるのと同等の効果を受け
てしまうのである。
第１図は上記の従来例を模型的に示している。
半導体基板１内に局所的に形成したＢＬ層２．３を形成
し、選択酸化法によってＢＬ層内に凹みを形成し、しか
る後にエピタキシャル層４を成長させている。この第１
図で領域Ａが、例えばマーカ領域に、Ｂが半導体素子領
域に対応する。
し、選択酸化法によってＢＬ層内に凹みを形成し、しか
る後にエピタキシャル層４を成長させている。この第１
図で領域Ａが、例えばマーカ領域に、Ｂが半導体素子領
域に対応する。
本発明が着目しているのは、ＡとＢ領域の凹みＣである
。この凹みＣを形成するためにＢＬ層にも凹みＣ′ を
形成することになシ、これによってＢＬ層２．３の抵抗
増大が起きるのであるが、ここではマーカ領域Ａ下のＢ
Ｌ層３ではなく、半導体領域Ｂ下のＢＬ層２の抵抗増大
が問題である。
。この凹みＣを形成するためにＢＬ層にも凹みＣ′ を
形成することになシ、これによってＢＬ層２．３の抵抗
増大が起きるのであるが、ここではマーカ領域Ａ下のＢ
Ｌ層３ではなく、半導体領域Ｂ下のＢＬ層２の抵抗増大
が問題である。
なぜならＢＬ層２の抵抗は前述しであるようにデバイス
特性に影響するコレクタ抵抗となるからである。
特性に影響するコレクタ抵抗となるからである。
とりわけＢＬ層をＳｉ中への固溶限濃度の関係でＡｓ（
ヒ素）に比べて低濃度であるＳｂ（アンチモン）で形成
している時の抵抗増大が深刻である。例えば０．９８μ
ｍの拡散深さで３３９／口（オーム・パー・スケアー）
のそれは１０００Ｃ−４０分のｗｅ ｔＯを酸化によっ
て凹み形成を行った場合には５２Ω／口まで抵抗増大を
生じる。また１、１２μｍ深さで３１Ω／口のそれは４
６Ω／口となる。１．３２μｍ深さで２８Ω／口のそれ
は４０Ω／口となる。
ヒ素）に比べて低濃度であるＳｂ（アンチモン）で形成
している時の抵抗増大が深刻である。例えば０．９８μ
ｍの拡散深さで３３９／口（オーム・パー・スケアー）
のそれは１０００Ｃ−４０分のｗｅ ｔＯを酸化によっ
て凹み形成を行った場合には５２Ω／口まで抵抗増大を
生じる。また１、１２μｍ深さで３１Ω／口のそれは４
６Ω／口となる。１．３２μｍ深さで２８Ω／口のそれ
は４０Ω／口となる。
この結果よりわかるように接合深さが深い程に凹み形成
後の抵抗の絶対値を小さくできることが明らかである。
後の抵抗の絶対値を小さくできることが明らかである。
確かに２．５５μｍで１．８３Ω／口のΦ件でＳｂ層を
形成していた場合のそそれは２１．５Ω／口である。し
たがって２μｍを越えるような深いＳｂ層を形成してい
る場合には、本発明で取上げている問題は生じない。し
かしながらθ 今はトランジスタ接合の５ｂａｌｌｏＷ 化にともない
、へ 第１図Ｂに示すＢＬ層２は、例えばメモリ・セル形成領
域においては、高集積化の影響でセル間の距離が狭めら
れており、それにともないＢＬ層深さも制限されていて
、デバイス品種においては例えば１．２μｍがその上限
値とされている。したがって係る品種においては、以上
に説明したような酸化処理による凹み形成処理はＢＬ層
抵抗低減上太いに問題であった。
形成していた場合のそそれは２１．５Ω／口である。し
たがって２μｍを越えるような深いＳｂ層を形成してい
る場合には、本発明で取上げている問題は生じない。し
かしながらθ 今はトランジスタ接合の５ｂａｌｌｏＷ 化にともない
、へ 第１図Ｂに示すＢＬ層２は、例えばメモリ・セル形成領
域においては、高集積化の影響でセル間の距離が狭めら
れており、それにともないＢＬ層深さも制限されていて
、デバイス品種においては例えば１．２μｍがその上限
値とされている。したがって係る品種においては、以上
に説明したような酸化処理による凹み形成処理はＢＬ層
抵抗低減上太いに問題であった。
本発明の目的は従来法におけるＢＬ層の抵抗増大を生じ
せしめることなく、かつ後続のホトエツチング加工時の
合せ処理に支障ケ生じない半導体装置の製造方法を提供
することにある。
せしめることなく、かつ後続のホトエツチング加工時の
合せ処理に支障ケ生じない半導体装置の製造方法を提供
することにある。
上記目的を達成するための本発明の構成は、埋込層を形
成する領域に薄い絶縁膜を形成させてマスクとし、この
マスクを使用してマーカ領域に対応する基板を所定の深
さまでエツチングすることにある。
成する領域に薄い絶縁膜を形成させてマスクとし、この
マスクを使用してマーカ領域に対応する基板を所定の深
さまでエツチングすることにある。
すなわち、本発明はエピタキシャル成長後の合せ加工時
に凹みを必要とするのは、マーカ領域のみであることに
着目することによって実現される。
に凹みを必要とするのは、マーカ領域のみであることに
着目することによって実現される。
すなわち本発明の構成は、合せ加工のために段付けを必
要とするマーカ領域のみをエピタキシャル成長処理前に
あらかじめ段付加工し、半導体素子領域は抵抗変動を生
じない程度のｌｉｇｈｔ酸化処理程度にとどめるもので
ある。かかる方法によって、半導体素子領域はＢＬ層形
成時の抵抗が最終仕上りにおいてほぼ実現できる。
要とするマーカ領域のみをエピタキシャル成長処理前に
あらかじめ段付加工し、半導体素子領域は抵抗変動を生
じない程度のｌｉｇｈｔ酸化処理程度にとどめるもので
ある。かかる方法によって、半導体素子領域はＢＬ層形
成時の抵抗が最終仕上りにおいてほぼ実現できる。
実施例 １
第２図（ａ）〜（ｆ）は本発明の一実施例としての半導
体装置の概略製造工程を示したものである。
体装置の概略製造工程を示したものである。
第１工程：第２図（ａ）に示したように、通常の方式に
よってＳｉ基板１１上に６０００ 人の熱酸化膜１２を
形成し、これにフォト・エツチング法によってＡとＢ領
域の加工を行い、Ｓｌの窓を露出させた。Ａ領域は前記
従来例を示した第１図のＡ領域（マーカ領域）に、Ｂ領
域は第１図のＢ領域（半導体素子領域）に各々対応する
。
よってＳｉ基板１１上に６０００ 人の熱酸化膜１２を
形成し、これにフォト・エツチング法によってＡとＢ領
域の加工を行い、Ｓｌの窓を露出させた。Ａ領域は前記
従来例を示した第１図のＡ領域（マーカ領域）に、Ｂ領
域は第１図のＢ領域（半導体素子領域）に各々対応する
。
第２工程：第２図（ｂ）に示したように９００Ｃで６０
分間のｄｒｙＯＩ酸化によって２００人の厚みのｌｉｇ
ｈｔ酸化膜１３Ａ、１３Ｂを形成した。
分間のｄｒｙＯＩ酸化によって２００人の厚みのｌｉｇ
ｈｔ酸化膜１３Ａ、１３Ｂを形成した。
第３工程：第２図（Ｃ）に示したように通常のフォト・
エツチング法を利用して領域Ａのｌｉｇｈｔ酸化膜１３
Ａをエッチ除去した。
エツチング法を利用して領域Ａのｌｉｇｈｔ酸化膜１３
Ａをエッチ除去した。
第４工程：第２図（ｄ）に示したように局所的にＳｉ面
を露出したマーカ領域Ａをヒドラジン液を用い一４ｃ０
．１５μｍエツチング（０勺して上記Ｓｉ基板１１に凹
みを形成した。この凹みの深さはマーカから信号を検出
する方式とか装置に依存して決まるものであり、画一的
な最適性は存在しないのであるが、〜０，１５μｍあれ
ば通常装置で検出可能となる。しかし０．１μｍではバ
ッチ４によっては検出が困難となることが起こることも
あり、安定した凹みは０．１５μｍであり、余裕を持つ
次プロセスのためには０．２μｍが好ましいｆ直となる
。
を露出したマーカ領域Ａをヒドラジン液を用い一４ｃ０
．１５μｍエツチング（０勺して上記Ｓｉ基板１１に凹
みを形成した。この凹みの深さはマーカから信号を検出
する方式とか装置に依存して決まるものであり、画一的
な最適性は存在しないのであるが、〜０，１５μｍあれ
ば通常装置で検出可能となる。しかし０．１μｍではバ
ッチ４によっては検出が困難となることが起こることも
あり、安定した凹みは０．１５μｍであり、余裕を持つ
次プロセスのためには０．２μｍが好ましいｆ直となる
。
第５工程：しかる後にＢ領域のｌｉｇｈｔ酸化膜１３Ｂ
を全面エツチング法によってエッチ除去し、第２図（ｅ
）に示したようにマーカ領域Ａは０．１５Ｉｔｒｎの凹
みを有し、Ｂ領域は凹みを有しない平坦な面を形成した
。
を全面エツチング法によってエッチ除去し、第２図（ｅ
）に示したようにマーカ領域Ａは０．１５Ｉｔｒｎの凹
みを有し、Ｂ領域は凹みを有しない平坦な面を形成した
。
第６エ程：サファイアを補助ウニノーに用いた、５ｂｔ
Ｏｓをソースとした、１１７５Ｃで４５分間のＳｂ拡散
を行い、第２図（ｆ）に示したように拡散深さ１．２μ
ｍ１シ一ト抵抗３０Ω／口のＳｂ層１４゜１５を形成し
た。
Ｏｓをソースとした、１１７５Ｃで４５分間のＳｂ拡散
を行い、第２図（ｆ）に示したように拡散深さ１．２μ
ｍ１シ一ト抵抗３０Ω／口のＳｂ層１４゜１５を形成し
た。
第７エ程：かかる後にエピタキシャル（Ｅ、）層成長の
ための前洗條処理、ならびに前アニール処理を行い、Ｓ
ｉＨ，をソースとして第３図に示したように１．２μｍ
のエピタキシャル層１６の成長を行った。かくの如き方
法によれば、埋込層のシート抵抗の低抵抗化が実現でき
るのであるが、この場合にけＥ、前アニール温度を十分
低温化することが必要である。
ための前洗條処理、ならびに前アニール処理を行い、Ｓ
ｉＨ，をソースとして第３図に示したように１．２μｍ
のエピタキシャル層１６の成長を行った。かくの如き方
法によれば、埋込層のシート抵抗の低抵抗化が実現でき
るのであるが、この場合にけＥ、前アニール温度を十分
低温化することが必要である。
第４図はＥ、前アニール温度の重要性を示し、本発明の
場合４２においてもデポジション３０Ω／口でもＥｐ前
のＨｔ（水素）アニール温度（アニール時間は１０分一
定）を例えば１０５０Ｃ１１１００ｔｌ：’、１１５０
ｔｒと高くすると本発明の効果は低下する。好ましいの
は１ｏｏｏｃ以下である。
場合４２においてもデポジション３０Ω／口でもＥｐ前
のＨｔ（水素）アニール温度（アニール時間は１０分一
定）を例えば１０５０Ｃ１１１００ｔｌ：’、１１５０
ｔｒと高くすると本発明の効果は低下する。好ましいの
は１ｏｏｏｃ以下である。
１０００ｔｌ’の場合には３３．３Ω／口が実現できる
。
。
Ｅ、温度を９５０Ｃとし、ＥＰ前前二ニール温度１００
０ｔ：”〜９５０ｔ：’ とした場合には３２，０〜３
２．５Ω／口が得られる。つまシブポジション後のシー
ト抵抗３０Ω／口が、はぼそのままで仕上り可能となる
。
０ｔ：”〜９５０ｔ：’ とした場合には３２，０〜３
２．５Ω／口が得られる。つまシブポジション後のシー
ト抵抗３０Ω／口が、はぼそのままで仕上り可能となる
。
なお、第４図に従来法４１として示しであるのは、前記
第１図で説明したｓｂ拡散後にｗｅｔ０２酸化によって
段付酸化（１０００ｃｍ４０分、ｗｅｔＱ２）した場合
のシート抵抗を本発明に対応させて示している。本発明
が１５Ω／口〜２５Ω／口の低減の効果のあることが明
らかである。
第１図で説明したｓｂ拡散後にｗｅｔ０２酸化によって
段付酸化（１０００ｃｍ４０分、ｗｅｔＱ２）した場合
のシート抵抗を本発明に対応させて示している。本発明
が１５Ω／口〜２５Ω／口の低減の効果のあることが明
らかである。
実施例 ２
実施例Ｉにおいて、第１工程の後に前記第６エ程の拡散
を行い、この後に８５０ｃｍ１０分のｗｅｔＱ、処理を
行い、実効的に実施例１・第２図（ｂ）と同様の構造に
ならしめ、しかる後に実施例１・第２図（Ｃ）〜（ｄ）
に示した合せマーク領域の目ｇｈｔ酸化膜の除去とＳｉ
エツチングを施し、しかして実施例１の第７エ程のＥ、
成長を行った。つまり前実施例１では合せマークのエツ
チングがｓｂ拡散前であったが、本実施例２ではそれが
ｓｂ拡散後に行われたのである。しかし効果は両者共に
同一である。
を行い、この後に８５０ｃｍ１０分のｗｅｔＱ、処理を
行い、実効的に実施例１・第２図（ｂ）と同様の構造に
ならしめ、しかる後に実施例１・第２図（Ｃ）〜（ｄ）
に示した合せマーク領域の目ｇｈｔ酸化膜の除去とＳｉ
エツチングを施し、しかして実施例１の第７エ程のＥ、
成長を行った。つまり前実施例１では合せマークのエツ
チングがｓｂ拡散前であったが、本実施例２ではそれが
ｓｂ拡散後に行われたのである。しかし効果は両者共に
同一である。
実施例 ３
実施例１において、拡散マスクをＳ １８Ｎ４（１２０
０Ａ）／Ｓ ｔｏｗ （３００Ａ） 構造トシｆｃ。コ
（７）場合ｓｔ、Ｎ４膜をドライエツチングで行った場
合、実施例１における第２工程が省略できた。
０Ａ）／Ｓ ｔｏｗ （３００Ａ） 構造トシｆｃ。コ
（７）場合ｓｔ、Ｎ４膜をドライエツチングで行った場
合、実施例１における第２工程が省略できた。
実施例 ４
実施例１において第１工程の後に第４工程を行い、合せ
マーク領域と半導体素子領域とを同時にＳｔエツチング
を行い、しかる後に実施例１の第６エ程を行った。これ
によって後に合せマークのための処理が不要となり、同
時に半導体素子領域の低抵抗化も実現できた。ただし本
実施例においては半導体素子領域もｓｉエッチング工程
にさらされるため、しばしばエツチング液あるいはエツ
チング物質の付着等に伴う拡散汚染や不良が発生しやす
く、拡散処理を行う前の洗條には十分な注意を払う必要
が生じる。
マーク領域と半導体素子領域とを同時にＳｔエツチング
を行い、しかる後に実施例１の第６エ程を行った。これ
によって後に合せマークのための処理が不要となり、同
時に半導体素子領域の低抵抗化も実現できた。ただし本
実施例においては半導体素子領域もｓｉエッチング工程
にさらされるため、しばしばエツチング液あるいはエツ
チング物質の付着等に伴う拡散汚染や不良が発生しやす
く、拡散処理を行う前の洗條には十分な注意を払う必要
が生じる。
実施例 ５
実施例１において、実施例３の如くに５ｔ３Ｎ。
／８１０．膜を拡散マスクとし使用し、このマスク構造
で実施例４に示したが如＜Ｋ１あらがじめ合せマークと
半導体素子領域とを同時にＳｉエツチングを行い、しか
る後に埋込層拡散処理を行い、実施例４と同様の効果を
得た。
で実施例４に示したが如＜Ｋ１あらがじめ合せマークと
半導体素子領域とを同時にＳｉエツチングを行い、しか
る後に埋込層拡散処理を行い、実施例４と同様の効果を
得た。
以上に詳述したように本発明によればＩｌｔｍ前後の接
合深さのｓｂ埋込み層の低抵抗化のために極めて効果的
であるが、基本的において本発明を適用しうる不純物は
前述した如きＳｂに限定されるものではなく、Ｂ（ホウ
素）、Ｐ（リン）、Ａｓ（ヒ素）であってもよい。
合深さのｓｂ埋込み層の低抵抗化のために極めて効果的
であるが、基本的において本発明を適用しうる不純物は
前述した如きＳｂに限定されるものではなく、Ｂ（ホウ
素）、Ｐ（リン）、Ａｓ（ヒ素）であってもよい。
すなわちＢにおいては、いわゆる偏析係数が０．３程度
と小さいことから、Ｂ拡散後の酸化段付処理によってＳ
ｉ中のＢが酸化膜中へ取込まれ、シート抵抗が増大する
という間ｉｔ持つ。
と小さいことから、Ｂ拡散後の酸化段付処理によってＳ
ｉ中のＢが酸化膜中へ取込まれ、シート抵抗が増大する
という間ｉｔ持つ。
また、Ｐ、Ａｓは偏析係数は１０程度と大きいが、この
ために酸化段付処理を行うと、Ｓｉ基板内にＰ、Ａｓが
蓄積（、ｐ Ｉ １ｅ−ｕｐ、）される現象が生じ、こ
れは埋込み層のレート抵抗の変動に影響をおよぼすこと
はもとより、Ｅ２層成長時のオードドーピングの増大に
つガがる。かかるＰ、Ａｓにおけるオートドーピングの
間問題は、本発明において詳述したＳｂについても言え
ることである。このｐｉｅ−ｕｐを実効的に回避する方
法としてＥ。
ために酸化段付処理を行うと、Ｓｉ基板内にＰ、Ａｓが
蓄積（、ｐ Ｉ １ｅ−ｕｐ、）される現象が生じ、こ
れは埋込み層のレート抵抗の変動に影響をおよぼすこと
はもとより、Ｅ２層成長時のオードドーピングの増大に
つガがる。かかるＰ、Ａｓにおけるオートドーピングの
間問題は、本発明において詳述したＳｂについても言え
ることである。このｐｉｅ−ｕｐを実効的に回避する方
法としてＥ。
層成長前のアニール処理法があるが、この方法によると
埋込み層のシート抵抗の増大につながシ、好ましくはな
い。
埋込み層のシート抵抗の増大につながシ、好ましくはな
い。
かくなる点からも、拡散状態の不純物分布それ自体のま
まで引き続いてす、成長を行うことが、プロセス全体を
見通した時に、シート抵抗の増大を招かず、かつまた後
工程への悪い影響を生じせしめない最適なプロセスであ
ることがわかる。
まで引き続いてす、成長を行うことが、プロセス全体を
見通した時に、シート抵抗の増大を招かず、かつまた後
工程への悪い影響を生じせしめない最適なプロセスであ
ることがわかる。
本発明の好ましい効果は、前述の（ａ）埋込層のシート
抵抗増加の防止と、（ｂ）オートドーピングの低減のみ
にとどまるのみではなく’、（Ｃ）Ｅ、成長層のダレ、
ずれ発生の阻止の上でも極めて効果的である。すなわち
本実施例１〜３に述べた方法によればＥ、成長時に半導
体素子形成領域は平坦であり、このことは上記（Ｃ）の
問題を解決する上で一番確実な方法である。
抵抗増加の防止と、（ｂ）オートドーピングの低減のみ
にとどまるのみではなく’、（Ｃ）Ｅ、成長層のダレ、
ずれ発生の阻止の上でも極めて効果的である。すなわち
本実施例１〜３に述べた方法によればＥ、成長時に半導
体素子形成領域は平坦であり、このことは上記（Ｃ）の
問題を解決する上で一番確実な方法である。
なお本実施例において不純物のドーピングは熱拡散法に
ついて述べたが、本発明はそれに限られるものではなく
、イオン打込み法等であってもかまわない。また本実施
例において、段付エツチングはＷｅｔエツチングとした
が、これをドライエツチングに置き換えても何ら差し支
えのないことは言うまでもない。さらにまた、本発明が
基板の所定位置に設けられた自動位置合せパターン形成
のために効果的であることは明らかなことであり、１０
／１縮小投影法等のりソグラフィ装置用の自動位置合せ
パターンとして用いられることも同様に効果的であるこ
とは明らかなことである。
ついて述べたが、本発明はそれに限られるものではなく
、イオン打込み法等であってもかまわない。また本実施
例において、段付エツチングはＷｅｔエツチングとした
が、これをドライエツチングに置き換えても何ら差し支
えのないことは言うまでもない。さらにまた、本発明が
基板の所定位置に設けられた自動位置合せパターン形成
のために効果的であることは明らかなことであり、１０
／１縮小投影法等のりソグラフィ装置用の自動位置合せ
パターンとして用いられることも同様に効果的であるこ
とは明らかなことである。
第１図は従来法によシ形成された半導体装置の概略断面
図、第２図（ａ）〜（ｆ）は本発明の一実施例としての
半導体装置の概略製造工程図、第３図は本発明を使用し
て形成された半導体装置の概略断面図、第４図はｓｂデ
ポジション試料のＥ、成長後のシート抵抗のＥ、前アニ
ール温度依存特性図である。 １．１１・・・半導体基板、４，１６・・・８２層、３
゜２．１４．１５・・・ＢＬ層、Ａ・・・合せマーク領
域、第 ＩＩ２］ ′″ｆＪ ２ 図 ￥ｉ ３ 図
図、第２図（ａ）〜（ｆ）は本発明の一実施例としての
半導体装置の概略製造工程図、第３図は本発明を使用し
て形成された半導体装置の概略断面図、第４図はｓｂデ
ポジション試料のＥ、成長後のシート抵抗のＥ、前アニ
ール温度依存特性図である。 １．１１・・・半導体基板、４，１６・・・８２層、３
゜２．１４．１５・・・ＢＬ層、Ａ・・・合せマーク領
域、第 ＩＩ２］ ′″ｆＪ ２ 図 ￥ｉ ３ 図
Claims (1)
- 半導体基板上に位置検出用マーカ領域と局所的に高濃度
層を形成する工程と、上記基板上にエピタキシャル層を
形成する工′程とを有する半導体装置の製造方法におい
て、上記高濃度層形成領域に薄い絶縁膜を形成させてマ
スクとし、該マスクを介して上記マーカ領域に対応する
上記基板をエツチングする工程を設けたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147659A JPS5939041A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147659A JPS5939041A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939041A true JPS5939041A (ja) | 1984-03-03 |
Family
ID=15435356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147659A Pending JPS5939041A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4936930A (en) * | 1988-01-06 | 1990-06-26 | Siliconix Incorporated | Method for improved alignment for semiconductor devices with buried layers |
| CN109616464A (zh) * | 2017-10-04 | 2019-04-12 | 松下知识产权经营株式会社 | 半导体装置及其制造方法 |
-
1982
- 1982-08-27 JP JP57147659A patent/JPS5939041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4936930A (en) * | 1988-01-06 | 1990-06-26 | Siliconix Incorporated | Method for improved alignment for semiconductor devices with buried layers |
| CN109616464A (zh) * | 2017-10-04 | 2019-04-12 | 松下知识产权经营株式会社 | 半导体装置及其制造方法 |
| JP2019066766A (ja) * | 2017-10-04 | 2019-04-25 | パナソニックＩｐマネジメント株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008728B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US4210993A (en) | Method for fabricating a field effect transistor | |
| US4487653A (en) | Process for forming and locating buried layers | |
| JPS6158974B2 (ja) | ||
| JPS5939041A (ja) | 半導体装置の製造方法 | |
| US5192680A (en) | Method for producing semiconductor device | |
| US3783046A (en) | Method of making a high-speed shallow junction semiconductor device | |
| KR960000373B1 (ko) | 반도체 표면의 단차 형성방법 | |
| JP2519207B2 (ja) | 半導体装置の製造方法 | |
| JP3282265B2 (ja) | 半導体装置の製造方法 | |
| JPS5952550B2 (ja) | 半導体装置の製造方法 | |
| JPS5893344A (ja) | 半導体装置及びその製造方法 | |
| JPS59107572A (ja) | 半導体装置の製造方法 | |
| JPS61214567A (ja) | 半導体装置の製造方法 | |
| JPH0250414A (ja) | 半導体素子の製造方法 | |
| JPS6074640A (ja) | 半導体装置の製造方法 | |
| JPS58184739A (ja) | 半導体装置の製造方法 | |
| JPS5965448A (ja) | 半導体装置の製造方法 | |
| JPS58170012A (ja) | 半導体装置の製造方法 | |
| JPH03283527A (ja) | 半導体装置の製造方法 | |
| JPH05235018A (ja) | 半導体装置の製造方法 | |
| JPS6127630A (ja) | 半導体装置の製造方法 | |
| JPS61152011A (ja) | 半導体装置の不純物拡散方法 | |
| JPS628018B2 (ja) | ||
| JPH02265238A (ja) | シリコン基板にアルミニウム選択拡散層を形成する方法 |