JPH03283527A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03283527A JPH03283527A JP2083597A JP8359790A JPH03283527A JP H03283527 A JPH03283527 A JP H03283527A JP 2083597 A JP2083597 A JP 2083597A JP 8359790 A JP8359790 A JP 8359790A JP H03283527 A JPH03283527 A JP H03283527A
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体装置の製造方法に関し、特に、埋込層を
有するエピタキシャルウェハを使用してバイポーラ集積
回路を形成するのに好適の半導体装置の製造方法に関す
る。
有するエピタキシャルウェハを使用してバイポーラ集積
回路を形成するのに好適の半導体装置の製造方法に関す
る。
[従来の技術]
第4図(a)乃至(C)は従来の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
先ず、第4図(a)に示すように、P型半導体基板1の
全面に熱酸化膜4を形成する。次に、この熱酸化膜4を
選択的に除去して開口し、この開口部を介してP型半導
体基板1の表面に不純物を導入して夫々N型埋込層2及
び次工程にて使用するフォトレジスト膜のマスク合わせ
用パターン領域3を形成する。次に、熱酸化膜4を除去
した後、P型半導体基板1の全面を熱酸化してN型埋込
層2上及びマスク合わせ用パターン領域3上に熱酸化膜
(図示せず)を形成することにより、N型埋込層2及び
マスク合わせ用パターン領域3の表面とP型半導体基板
1の表面との間に段差を形成する。
全面に熱酸化膜4を形成する。次に、この熱酸化膜4を
選択的に除去して開口し、この開口部を介してP型半導
体基板1の表面に不純物を導入して夫々N型埋込層2及
び次工程にて使用するフォトレジスト膜のマスク合わせ
用パターン領域3を形成する。次に、熱酸化膜4を除去
した後、P型半導体基板1の全面を熱酸化してN型埋込
層2上及びマスク合わせ用パターン領域3上に熱酸化膜
(図示せず)を形成することにより、N型埋込層2及び
マスク合わせ用パターン領域3の表面とP型半導体基板
1の表面との間に段差を形成する。
次に、第4図(b)に示すように、P型半導体基板1上
の熱酸化膜を除去した後に、P型半導体基板1の全面に
N型エピタキシャル層6を成長させる。このとき、マス
ク合わせ用パターン領域3の境界の直上域のN型エピタ
キシャル層6の表面には、マスク合わせ用パターン領域
3の段差により段差が形成されてマスク合わせ用パター
ン領域3aが転写される。
の熱酸化膜を除去した後に、P型半導体基板1の全面に
N型エピタキシャル層6を成長させる。このとき、マス
ク合わせ用パターン領域3の境界の直上域のN型エピタ
キシャル層6の表面には、マスク合わせ用パターン領域
3の段差により段差が形成されてマスク合わせ用パター
ン領域3aが転写される。
次に、第4図(C)に示すように、N型エピタキシャル
層6上に熱酸化膜7を形成した後に、この熱酸化M7上
にフォトレジストM8を塗布する。
層6上に熱酸化膜7を形成した後に、この熱酸化M7上
にフォトレジストM8を塗布する。
その後、マスク合わせ用パターン領域3aに露光用マス
クを合わせ、このマスクを介してフォトレジスト膜8を
露光する。
クを合わせ、このマスクを介してフォトレジスト膜8を
露光する。
[発明が解決しようとする課題]
しかしながら、上述した従来の半導体装置の製造方法に
おいては、マスク合わせ用パターン領域3上にもN型エ
ピタキシャル層6を成長させている。このため、エピタ
キシャル成長の条件の僅かな相違によってエピタキシャ
ル成長後のマスク合わせ用パターン領域3aの形状がマ
スク合わせ用パターン領域3から変化し、所謂パターン
デイスト−ジョンが発生する。例えば、平面視で第5図
(b)に示すような形状のマスク合わせ用パターン領域
3を形成すると、エピタキシャル層6の表面のマスク合
わせ用パターン領域3aが、第5図(a)に示すように
、マスク合わせ用パターン領域3に比して著しく崩れた
形状になってしまうことがある。そうすると、ステッパ
ー露光装置を使用してパターン寸法が例えば1.5μm
クラスの微細パターンを形成する場合、レーザー光によ
りマスク合わせ用パターン領域3aの位置を検知する感
度が低下して、P型半導体基板1上のフォトレジスト膜
8を露光することができなくなるという問題点がある。
おいては、マスク合わせ用パターン領域3上にもN型エ
ピタキシャル層6を成長させている。このため、エピタ
キシャル成長の条件の僅かな相違によってエピタキシャ
ル成長後のマスク合わせ用パターン領域3aの形状がマ
スク合わせ用パターン領域3から変化し、所謂パターン
デイスト−ジョンが発生する。例えば、平面視で第5図
(b)に示すような形状のマスク合わせ用パターン領域
3を形成すると、エピタキシャル層6の表面のマスク合
わせ用パターン領域3aが、第5図(a)に示すように
、マスク合わせ用パターン領域3に比して著しく崩れた
形状になってしまうことがある。そうすると、ステッパ
ー露光装置を使用してパターン寸法が例えば1.5μm
クラスの微細パターンを形成する場合、レーザー光によ
りマスク合わせ用パターン領域3aの位置を検知する感
度が低下して、P型半導体基板1上のフォトレジスト膜
8を露光することができなくなるという問題点がある。
また、露光が可能である場合においても、パターンディ
ストーシーンによりN型埋込層2に対する露光用マスク
の目合わせ位置に誤差が生じ、トランジスタ特性等が劣
化するという問題点がある。
ストーシーンによりN型埋込層2に対する露光用マスク
の目合わせ位置に誤差が生じ、トランジスタ特性等が劣
化するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
マスク合わせ用パターン領域を容易に検知することがで
き、露光用マスクの目合わせ位置に誤差が生じることを
防止できる半導体装置の製造方法を提供することを目的
とする。
マスク合わせ用パターン領域を容易に検知することがで
き、露光用マスクの目合わせ位置に誤差が生じることを
防止できる半導体装置の製造方法を提供することを目的
とする。
[課題を解決するための手段]
本発明に係る半導体装置の製造方法は、半導体基板上に
第1の酸化膜を形成する工程と、この第1の酸化膜を選
択的に除去して開口した後この開口部を介して前記半導
体基板の表面に不純物を導入して夫々マスク合わせ用パ
ターン領域及び不純物領域を形成する工程と、前記半導
体基板を酸化して第2の酸化膜を形成すると共に前記マ
スク合わせ用パターン領域及び前記不純物領域の表面と
前記半導体基板の表面との間に段差を形成する工程と、
前記マスク合わせ用パターン領域を被覆する部分の前記
第2の酸化膜を残してそれ以外の部分の前記半導体基板
を露出させる工程と、露出した前記半導体基板上に選択
的にエピタキシャル層を成長させる工程と、全面に第3
の酸化膜を形成する工程と、この第3の酸化膜上にフォ
トレジスト膜を被着する工程と、前記マスク合わせ用パ
ターン領域を基にして前記フォトレジスト膜を露光する
工程とを有することを特徴とする。
第1の酸化膜を形成する工程と、この第1の酸化膜を選
択的に除去して開口した後この開口部を介して前記半導
体基板の表面に不純物を導入して夫々マスク合わせ用パ
ターン領域及び不純物領域を形成する工程と、前記半導
体基板を酸化して第2の酸化膜を形成すると共に前記マ
スク合わせ用パターン領域及び前記不純物領域の表面と
前記半導体基板の表面との間に段差を形成する工程と、
前記マスク合わせ用パターン領域を被覆する部分の前記
第2の酸化膜を残してそれ以外の部分の前記半導体基板
を露出させる工程と、露出した前記半導体基板上に選択
的にエピタキシャル層を成長させる工程と、全面に第3
の酸化膜を形成する工程と、この第3の酸化膜上にフォ
トレジスト膜を被着する工程と、前記マスク合わせ用パ
ターン領域を基にして前記フォトレジスト膜を露光する
工程とを有することを特徴とする。
[作用コ
本発明においては、第1の酸化膜の開口部を介して半導
体基板の表面に夫々マスク合わせ用パターン領域及び不
純物領域を形成し、半導体基板を酸化して前記マスク合
わせ用パターン領域及び前記不純物領域の表面と前記半
導体基板の表面との間に段差を形成する。次いで、前記
マスク合わせ用パターン領域を被覆する部分の第2の酸
化膜を残し、それ以外の部分の前記半導体基板を露出さ
せる。そして、露出した前記半導体基板上にエピタキシ
ャル層を選択的に成長させる。このように、前記マスク
合わせ用パターン領域を前記第2の酸化膜により被覆し
ておき、前記マスク合わせ用パターン領域上にはエピタ
キシャル層を形成しないため、エピタキシャル成長時の
パターンディストーシ日ンにより前記マスク合わせ用パ
ターン領域の形状が変形することはない。このため、全
面に第3の酸化膜及びフォトレジスト膜を順次形成した
後に、例えば、ステッパー露光装置を使用して前記フォ
トレジスト膜を露光する場合、前記マスク合わせ用パタ
ーン領域のレーザー光による検出感度が低下することを
防止できる。従って、前記マスク合わせ用パターン領域
を容易に検知することができると共に、露光用マスクの
目合わせ位置に誤差が生じることを防止できる。
体基板の表面に夫々マスク合わせ用パターン領域及び不
純物領域を形成し、半導体基板を酸化して前記マスク合
わせ用パターン領域及び前記不純物領域の表面と前記半
導体基板の表面との間に段差を形成する。次いで、前記
マスク合わせ用パターン領域を被覆する部分の第2の酸
化膜を残し、それ以外の部分の前記半導体基板を露出さ
せる。そして、露出した前記半導体基板上にエピタキシ
ャル層を選択的に成長させる。このように、前記マスク
合わせ用パターン領域を前記第2の酸化膜により被覆し
ておき、前記マスク合わせ用パターン領域上にはエピタ
キシャル層を形成しないため、エピタキシャル成長時の
パターンディストーシ日ンにより前記マスク合わせ用パ
ターン領域の形状が変形することはない。このため、全
面に第3の酸化膜及びフォトレジスト膜を順次形成した
後に、例えば、ステッパー露光装置を使用して前記フォ
トレジスト膜を露光する場合、前記マスク合わせ用パタ
ーン領域のレーザー光による検出感度が低下することを
防止できる。従って、前記マスク合わせ用パターン領域
を容易に検知することができると共に、露光用マスクの
目合わせ位置に誤差が生じることを防止できる。
[実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)乃至(f)は本発明の第1の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
先ず、第1図(a)に示すように、P型半導体基板1の
全面を熱酸化して膜厚が例えば約6000λの熱酸化膜
4(第1の酸化膜)を形成する。次に、パターン形成さ
れたフォトレジスト膜(図示せず)をマスクとして熱酸
化膜4を選択的にエツチング除去してこの部分の半導体
基板1を露出させる。
全面を熱酸化して膜厚が例えば約6000λの熱酸化膜
4(第1の酸化膜)を形成する。次に、パターン形成さ
れたフォトレジスト膜(図示せず)をマスクとして熱酸
化膜4を選択的にエツチング除去してこの部分の半導体
基板1を露出させる。
そして、この露出開口部を介してP型半導体基板1の表
面にアンチモンを導入して夫々層抵抗が例えばIO乃至
20Ω/口であるN型埋込層2及び次工程のフォトリン
グラフィのマスク合わせ用パターン領域3を形成する。
面にアンチモンを導入して夫々層抵抗が例えばIO乃至
20Ω/口であるN型埋込層2及び次工程のフォトリン
グラフィのマスク合わせ用パターン領域3を形成する。
次に、第1図(b)に示すように、熱酸化膜4を除去し
た後に、P型半導体基板1の全面を熱酸化して熱酸化膜
5(第2の酸化膜)を形成することにより、N型埋込層
2及びマスク合わせ用パターン領域3の表面とP型半導
体基板1の表面との間に段差を形成する。このとき、マ
スク合わせ用パターン領域3の直上域の熱酸化膜5の表
面には、マスク合わせ用パターン領域3の段差と路間−
の段差が転写される。
た後に、P型半導体基板1の全面を熱酸化して熱酸化膜
5(第2の酸化膜)を形成することにより、N型埋込層
2及びマスク合わせ用パターン領域3の表面とP型半導
体基板1の表面との間に段差を形成する。このとき、マ
スク合わせ用パターン領域3の直上域の熱酸化膜5の表
面には、マスク合わせ用パターン領域3の段差と路間−
の段差が転写される。
次に、第1図(C)に示すように、少なくともマスク合
わせ用パターン領域3を完全に被覆するだけの部分の熱
酸化膜5aを残してそれ以外の部分の熱酸化膜5を選択
的に除去する。即ち、第2図に示すように、例えば、熱
酸化膜5aを平面視でマスク合わせ用パターン領域3を
覆う矩形の形状にパターニングする。
わせ用パターン領域3を完全に被覆するだけの部分の熱
酸化膜5aを残してそれ以外の部分の熱酸化膜5を選択
的に除去する。即ち、第2図に示すように、例えば、熱
酸化膜5aを平面視でマスク合わせ用パターン領域3を
覆う矩形の形状にパターニングする。
次に、第1図(d)に示すように、このP型半導体基板
lの全面にエピタキシャル成長させて、バイポーラトラ
ンジスタの形成に必要なN型エピタキシャル層6を形成
する。このN型エピタキシャル層6は熱酸化膜5aが存
在しない部分のP型半導体基板1土に形成され、その厚
さは例えば約4μm1比抵抗は例えば約lΩIC■であ
る。このN型エピタキシャル層6の表面にはバイポーラ
トランジスタが形成される。なお、この場合、P型半導
体基板1の結晶面方位を考慮してファセットが発生しな
いように熱酸化膜5の形状を選択すると共に、N型エピ
タキシャル層6の成長条件は熱酸化膜5上にエピタキシ
ャル層が形成されないように設定する。
lの全面にエピタキシャル成長させて、バイポーラトラ
ンジスタの形成に必要なN型エピタキシャル層6を形成
する。このN型エピタキシャル層6は熱酸化膜5aが存
在しない部分のP型半導体基板1土に形成され、その厚
さは例えば約4μm1比抵抗は例えば約lΩIC■であ
る。このN型エピタキシャル層6の表面にはバイポーラ
トランジスタが形成される。なお、この場合、P型半導
体基板1の結晶面方位を考慮してファセットが発生しな
いように熱酸化膜5の形状を選択すると共に、N型エピ
タキシャル層6の成長条件は熱酸化膜5上にエピタキシ
ャル層が形成されないように設定する。
次に、第1図(e)に示すように、全面を熱酸化して厚
さが例えば約5000人である熱酸化膜7(第3の酸化
膜)を形成する。次いで、この熱酸化膜7上にフォトレ
ジスト膜8を塗布する。その後、フォトレジスト膜8を
透過してマスク合わせ用パターン領域3の位置を検知し
、このマスク合わせ用パターン領域3の位置を基準とし
てP型半導体基板1上に次工程にて使用する露光用マス
クを整合させ、このマスクを介してフォトレジスト膜8
を露光する。
さが例えば約5000人である熱酸化膜7(第3の酸化
膜)を形成する。次いで、この熱酸化膜7上にフォトレ
ジスト膜8を塗布する。その後、フォトレジスト膜8を
透過してマスク合わせ用パターン領域3の位置を検知し
、このマスク合わせ用パターン領域3の位置を基準とし
てP型半導体基板1上に次工程にて使用する露光用マス
クを整合させ、このマスクを介してフォトレジスト膜8
を露光する。
本実施例によれば、マスク合わせ用パターン領域3上に
はエピタキシャル層6を形成しないため、エピタキシャ
ル成長時のパターンデイストーン1ンによりマスク合わ
せ用パターン領域3が変形するということがない。この
ため、例えば、ステッパー露光装置を使用してP型半導
体基板1を露光する場合、レーザー光によりマスク合わ
せ用パターン領域3の位置を検知する感度が低下するこ
とを防止できる。従って、マスク合わせ用パターン領域
3を容易に検知することができると共に、露光用マスク
の目合わせ位置に誤差が生じることを防止できる。
はエピタキシャル層6を形成しないため、エピタキシャ
ル成長時のパターンデイストーン1ンによりマスク合わ
せ用パターン領域3が変形するということがない。この
ため、例えば、ステッパー露光装置を使用してP型半導
体基板1を露光する場合、レーザー光によりマスク合わ
せ用パターン領域3の位置を検知する感度が低下するこ
とを防止できる。従って、マスク合わせ用パターン領域
3を容易に検知することができると共に、露光用マスク
の目合わせ位置に誤差が生じることを防止できる。
第3図(a)及び(b)は本発明の第2の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。な
お、本実施例においては、上述した第1の実施例におけ
る第1図(a)乃至(d)と同一の工程を有するため、
その部分の詳細な説明は省略する。
半導体装置の製造方法を工程順に示す断面図である。な
お、本実施例においては、上述した第1の実施例におけ
る第1図(a)乃至(d)と同一の工程を有するため、
その部分の詳細な説明は省略する。
先ず、第1図(a)乃至(d)に示す工程を実施した後
に、第3図(a)に示すように、マスク合わせ用パター
ン領域3を被覆する熱酸化膜5aを濃酸によりエツチン
グして除去する。
に、第3図(a)に示すように、マスク合わせ用パター
ン領域3を被覆する熱酸化膜5aを濃酸によりエツチン
グして除去する。
次に、第3図(b)に示すように、P型半導体基板1の
全面に厚さが例えば約5000人である熱酸化膜7(第
3の酸化i)を形成した後に、この熱酸化膜7上にフォ
トレジスト膜8を塗布する。その後、実施例1と同様に
して、マスク合わせ用パターン領域3を基準にしてP型
半導体基板1上に露光用マスクを整合させ、このマスク
を介してフォトレジスト膜8を露光する。
全面に厚さが例えば約5000人である熱酸化膜7(第
3の酸化i)を形成した後に、この熱酸化膜7上にフォ
トレジスト膜8を塗布する。その後、実施例1と同様に
して、マスク合わせ用パターン領域3を基準にしてP型
半導体基板1上に露光用マスクを整合させ、このマスク
を介してフォトレジスト膜8を露光する。
本実施例によれば、熱酸化膜5aを除去した後、熱酸化
膜7を形成するから、マスク合わせ用パターン領域3上
の熱酸化膜の膜厚を薄くすることができる。このため、
マスク合わせ用パターン領域3をより一層容易に検知す
ることができるので、露光時の作業時間を短縮すること
ができる。
膜7を形成するから、マスク合わせ用パターン領域3上
の熱酸化膜の膜厚を薄くすることができる。このため、
マスク合わせ用パターン領域3をより一層容易に検知す
ることができるので、露光時の作業時間を短縮すること
ができる。
[発明の効果コ
以上説明したように本発明によれば、半導体基板の表面
に夫々マスク合わせ用パターン領域及び不純物領域を形
成した後に、選択エピタキシャル成長技術を使用して前
記マスク合わせ用パターン領域を除く前記半導体基板上
にエピタキシャル層を選択的に形成するから、エピタキ
シャル成長時のパターンディストーシロンにより前記マ
スク合わせ用パターン領域の形状が変形することがない
。
に夫々マスク合わせ用パターン領域及び不純物領域を形
成した後に、選択エピタキシャル成長技術を使用して前
記マスク合わせ用パターン領域を除く前記半導体基板上
にエピタキシャル層を選択的に形成するから、エピタキ
シャル成長時のパターンディストーシロンにより前記マ
スク合わせ用パターン領域の形状が変形することがない
。
このため、ステッパー露光装置等を使用して前記半導体
基板の上のフォトレジスト膜を露光する場合、レーザー
光による前記マスク合わせ用パターン領域の検出感度の
低下を防止できる。従って、前記マスク合わせ用パター
ン領域を容易に検知することができると共に、露光用マ
スクの目合わせ位置に誤差が生じることを防止できる。
基板の上のフォトレジスト膜を露光する場合、レーザー
光による前記マスク合わせ用パターン領域の検出感度の
低下を防止できる。従って、前記マスク合わせ用パター
ン領域を容易に検知することができると共に、露光用マ
スクの目合わせ位置に誤差が生じることを防止できる。
第1図(a)乃至(f)は本発明の第1の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第2図は
第1図(C)におけるマスク合わせ用パターン領域の形
状を示す平面図、第3図(a)及び(b)は本発明の第
2の実施例に係る半導体装置の製造方法を工程順に示す
断面図、第4図(a)乃至(C)は従来の半導体装置の
製造方法を工程順に示す断面図、第5図(a)及び(b
)は従来法におけるマスク合わせ用パターン領域の形状
を示す平面図である。 1;P型半導体基板、2;N型埋込層、3,3a:マス
ク合わせ用パターン領域、4,5.5a。 7;熱酸化膜、6;N型エピタキシャル層、8;フォト
レジスト膜
半導体装置の製造方法を工程順に示す断面図、第2図は
第1図(C)におけるマスク合わせ用パターン領域の形
状を示す平面図、第3図(a)及び(b)は本発明の第
2の実施例に係る半導体装置の製造方法を工程順に示す
断面図、第4図(a)乃至(C)は従来の半導体装置の
製造方法を工程順に示す断面図、第5図(a)及び(b
)は従来法におけるマスク合わせ用パターン領域の形状
を示す平面図である。 1;P型半導体基板、2;N型埋込層、3,3a:マス
ク合わせ用パターン領域、4,5.5a。 7;熱酸化膜、6;N型エピタキシャル層、8;フォト
レジスト膜
Claims (1)
- (1)半導体基板上に第1の酸化膜を形成する工程と、
この第1の酸化膜を選択的に除去して開口した後この開
口部を介して前記半導体基板の表面に不純物を導入して
夫々マスク合わせ用パターン領域及び不純物領域を形成
する工程と、前記半導体基板を酸化して第2の酸化膜を
形成すると共に前記マスク合わせ用パターン領域及び前
記不純物領域の表面と前記半導体基板の表面との間に段
差を形成する工程と、前記マスク合わせ用パターン領域
を被覆する部分の前記第2の酸化膜を残してそれ以外の
部分の前記半導体基板を露出させる工程と、露出した前
記半導体基板上に選択的にエピタキシャル層を成長させ
る工程と、全面に第3の酸化膜を形成する工程と、この
第3の酸化膜上にフォトレジスト膜を被着する工程と、
前記マスク合わせ用パターン領域を基にして前記フォト
レジスト膜を露光する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2083597A JPH03283527A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2083597A JPH03283527A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03283527A true JPH03283527A (ja) | 1991-12-13 |
Family
ID=13806903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2083597A Pending JPH03283527A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03283527A (ja) |
-
1990
- 1990-03-30 JP JP2083597A patent/JPH03283527A/ja active Pending
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