JPS62252939A - 半導体装置のマスク合わせ用マ−ク - Google Patents
半導体装置のマスク合わせ用マ−クInfo
- Publication number
- JPS62252939A JPS62252939A JP61096305A JP9630586A JPS62252939A JP S62252939 A JPS62252939 A JP S62252939A JP 61096305 A JP61096305 A JP 61096305A JP 9630586 A JP9630586 A JP 9630586A JP S62252939 A JPS62252939 A JP S62252939A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- mask alignment
- mark
- layer
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000012808 vapor phase Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造工程、より詳しくはリングラ
フィ工程において、半導体基板の表面に形成されるマス
ク合わせ用マークの構造に関する。
フィ工程において、半導体基板の表面に形成されるマス
ク合わせ用マークの構造に関する。
［従来の技術］
通常半導体装置は士数回のリングラフィ工程を繰り返し
て製造される。
て製造される。
リングラフィにおいては、最初の一回を除き、レーザ測
長系により半導体基板が設置されたステージ位置を監視
し、半導体基板の表面に既に形成されたマスク合わせ用
マークの位置を反射電子検出により計測して位置を求め
、これに次の層のマスクが重ねられる。（アライメント
） 以下、従来のバイポーラ集積回路において用いられてい
るマスク合わせマークの一実施例につき、図面を参照し
て説明する。
長系により半導体基板が設置されたステージ位置を監視
し、半導体基板の表面に既に形成されたマスク合わせ用
マークの位置を反射電子検出により計測して位置を求め
、これに次の層のマスクが重ねられる。（アライメント
） 以下、従来のバイポーラ集積回路において用いられてい
るマスク合わせマークの一実施例につき、図面を参照し
て説明する。
第２図は従来のバイポーラ集積回路において用いられて
いるマスク合わせ用マークを示し、（ａ）は平面図、（
ｂ）は断面図である。尚、図中、２１は半導体基板、２
２は半導体基板２１上のくぼみ、２３は半導体層、２４
は半導体層２３表面上のくぼみである。
いるマスク合わせ用マークを示し、（ａ）は平面図、（
ｂ）は断面図である。尚、図中、２１は半導体基板、２
２は半導体基板２１上のくぼみ、２３は半導体層、２４
は半導体層２３表面上のくぼみである。
このマスク合わせ用マークは第３図に示すように次の製
造工程により形成される。
造工程により形成される。
（１）Ｐ型半導体基板３１の表面に熱酸化により二酸化
シリコン（ｓｉｏ２）ＩＢｉ！を形成し、次いでフォト
エツチング法により選択的に５ｉ０２膜パターン３２を
形成する。（第３図（ａ）参照） （２）次に、例えばアンチモン（ｓｂ）をイオンち込み
後、前記５ｉ０２膜パターンを残したまま長時間のドラ
イブ・イン（熱酸化）を行い、Ｎ＋型埋め込み７！ｊ３
３を形成する。
シリコン（ｓｉｏ２）ＩＢｉ！を形成し、次いでフォト
エツチング法により選択的に５ｉ０２膜パターン３２を
形成する。（第３図（ａ）参照） （２）次に、例えばアンチモン（ｓｂ）をイオンち込み
後、前記５ｉ０２膜パターンを残したまま長時間のドラ
イブ・イン（熱酸化）を行い、Ｎ＋型埋め込み７！ｊ３
３を形成する。
（第３図（ｂ）参照）
尚、３４は５ｉｎ２膜である。
（３）前工程において形成された５ｉＯ２１ｉｉ３４を
除去後、気相エピタキシャル成長法によりＮ型半導体層
３６を形成し、前記半導体ｆｉ３６の表面に半導体基板
３１のくぼみ３５に対応したくぼみ３７を有したマスク
合わせ用マークを形成する。（第３図（Ｃ）参照） 以上により従来のバイポーラ集積回路におけるマスク合
わせ用マークが得られる。
除去後、気相エピタキシャル成長法によりＮ型半導体層
３６を形成し、前記半導体ｆｉ３６の表面に半導体基板
３１のくぼみ３５に対応したくぼみ３７を有したマスク
合わせ用マークを形成する。（第３図（Ｃ）参照） 以上により従来のバイポーラ集積回路におけるマスク合
わせ用マークが得られる。
［発明が解決しようとする問題点］
しかしながら、前述の従来技術では、半導体基板３１の
くぼみ３５が小さいために、前記半導体基板３１上に半
導体層３６をエピタキシャル成長すると半導体層上の前
記くぼみ３５に対応したくぼみ３７は小さいものとなっ
てしまい、マスク合わせ用マークは不明確な形状となる
。
くぼみ３５が小さいために、前記半導体基板３１上に半
導体層３６をエピタキシャル成長すると半導体層上の前
記くぼみ３５に対応したくぼみ３７は小さいものとなっ
てしまい、マスク合わせ用マークは不明確な形状となる
。
従って、以後のリングラフィ工程におけるマスク合わせ
用マーク検出精度を低下させるため、集積回路の設計ル
ールにおいて、瓜ね合わせ余裕を大きく取らねばならな
す、集積回路の高集積化の障害となっていた。
用マーク検出精度を低下させるため、集積回路の設計ル
ールにおいて、瓜ね合わせ余裕を大きく取らねばならな
す、集積回路の高集積化の障害となっていた。
更に、前記エピタキシャル成長法による半導体Ｍ３６の
膜厚が厚くなると、半導体層の表面が完全に平坦化され
てしまい、マスク合わせ用マークとしての段差が消失さ
れてしまい、以後のリングラフィ工程におけるアライメ
ントができなくなるという問題点を有していた。
膜厚が厚くなると、半導体層の表面が完全に平坦化され
てしまい、マスク合わせ用マークとしての段差が消失さ
れてしまい、以後のリングラフィ工程におけるアライメ
ントができなくなるという問題点を有していた。
ところで、前記半導体基板のくぼみ３５を深くするには
、前述のドライブ・インを長時間にすればよいが、半導
体基板内の不純物の′ａ度プロファイルに変化を来し、
半導体素子の特性に影響を及ぼしてしまうため、前記く
ぼみの深さには限界があった。
、前述のドライブ・インを長時間にすればよいが、半導
体基板内の不純物の′ａ度プロファイルに変化を来し、
半導体素子の特性に影響を及ぼしてしまうため、前記く
ぼみの深さには限界があった。
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、半導体装置の特性を変化させ
ることなく、マークの検出精度が高いはっきりとした形
状のマスク合わせ用マークを提供するところにある。
その目的とするところは、半導体装置の特性を変化させ
ることなく、マークの検出精度が高いはっきりとした形
状のマスク合わせ用マークを提供するところにある。
［問題点を解決するための手段］
本発明のマスク合わせ用マークは、半導体基板の表面側
にＲＩＥ法により溝が形成され、前記半導体基板の表面
に気相エピタキシャル成長法により半導体層が形成され
、前記半導体層の表面に前記溝に対応したマスク合わせ
用マークとしての段差が形成されていることを特徴とす
る。
にＲＩＥ法により溝が形成され、前記半導体基板の表面
に気相エピタキシャル成長法により半導体層が形成され
、前記半導体層の表面に前記溝に対応したマスク合わせ
用マークとしての段差が形成されていることを特徴とす
る。
［実施例］
以下、本発明の一実施例を図面について説明する。第１
図は本発明のマスク合わせ用マークを示し、（ａ）は平
面図、（Ｂ）は断面図である。尚、図中、１１は半導体
基板、１２は半導体基板１１に形成された溝、１３は半
導体層、１４は半導体層１３表面の段差である。
図は本発明のマスク合わせ用マークを示し、（ａ）は平
面図、（Ｂ）は断面図である。尚、図中、１１は半導体
基板、１２は半導体基板１１に形成された溝、１３は半
導体層、１４は半導体層１３表面の段差である。
このマスク合わせ用マークをバイポーラ集積回路におい
て用いた場合について、第４図を参照して製造工程順に
従って説明する。
て用いた場合について、第４図を参照して製造工程順に
従って説明する。
（１）Ｐｆｆｉシリコン半導体基板４１の表面に熱酸化
により５ｉ０２膜４２を４００〜１００ＯＡ程度形成し
、次いで気相成長法によりシリコン窒化（５ｉ ２ Ｎ
４ ） １１１１４３を１０００〜２０００Ａ程度形
成する９次いで、前記５ｉ０２膜とＳｉ３Ｎ４膜をフォ
トリングラフィとＲＩＥ（リアクティブ・イオン・エッ
チング）法により選択的に除去し、所望のマスク合わせ
用パターンを形成する。（第４図（ａ）参照） （２） 次ｉ：、前記Ｓ ｉｏｚ Ｍ４２とＳ ｉ３
Ｎ４膜４３とをマスクとしてＲＩＥ法により前記半導体
基板４１の表面側に０．３〜Ｚｇｍ程度の溝４４を形成
する。（第４図（ｂ）参照） （３）更に、前記Ｓｉ３Ｎ４膜４３を除去後、前記；ｆ
ｉ４４をマスク合わせ用マークとしてＮ＋型埋め込み層
のフォトリングラフィを行い、レジストパターンを形成
し、これをマスクとしてｓｂをイオン打込みする０次い
で、前記レジストを除去後ドライブ・インを行いＮ十型
埋め込み層を形成する。
により５ｉ０２膜４２を４００〜１００ＯＡ程度形成し
、次いで気相成長法によりシリコン窒化（５ｉ ２ Ｎ
４ ） １１１１４３を１０００〜２０００Ａ程度形
成する９次いで、前記５ｉ０２膜とＳｉ３Ｎ４膜をフォ
トリングラフィとＲＩＥ（リアクティブ・イオン・エッ
チング）法により選択的に除去し、所望のマスク合わせ
用パターンを形成する。（第４図（ａ）参照） （２） 次ｉ：、前記Ｓ ｉｏｚ Ｍ４２とＳ ｉ３
Ｎ４膜４３とをマスクとしてＲＩＥ法により前記半導体
基板４１の表面側に０．３〜Ｚｇｍ程度の溝４４を形成
する。（第４図（ｂ）参照） （３）更に、前記Ｓｉ３Ｎ４膜４３を除去後、前記；ｆ
ｉ４４をマスク合わせ用マークとしてＮ＋型埋め込み層
のフォトリングラフィを行い、レジストパターンを形成
し、これをマスクとしてｓｂをイオン打込みする０次い
で、前記レジストを除去後ドライブ・インを行いＮ十型
埋め込み層を形成する。
く第４図に図示せず、）
（４） 前工程において形成されたＳｉＯ□膜を除去
後、気相エピタキシャル成長法によりＮ型半導体層４５
を形成し、前記半導体Ｍ４５の表面に半導体基板４１の
溝４４に対応した段差４６のマスク合わせ用マークを形
成する。（第４図（Ｃ）参照）以上により本発明のマス
ク合わせ用マークが得られる。
後、気相エピタキシャル成長法によりＮ型半導体層４５
を形成し、前記半導体Ｍ４５の表面に半導体基板４１の
溝４４に対応した段差４６のマスク合わせ用マークを形
成する。（第４図（Ｃ）参照）以上により本発明のマス
ク合わせ用マークが得られる。
本発明の本実施例においては、半導体基板４１の溝４４
が深く形成されているために、前記半導体基板４１上に
半導体層４５をエピタキシャル成長しても半導体層上の
前記溝４４に対応した段差４６は小さくならず、マスク
合わせ用マークは明確な形状となる。
が深く形成されているために、前記半導体基板４１上に
半導体層４５をエピタキシャル成長しても半導体層上の
前記溝４４に対応した段差４６は小さくならず、マスク
合わせ用マークは明確な形状となる。
従って、以後のフォトリソグラフィ工程において、マス
ク合わせ用マークの検出精度が低下することがないため
、集積回路設計ルールの重ね合わせ余裕を露光装置の能
力値そのものとすることができ、集積回路の高集積化を
可能ならしめる。
ク合わせ用マークの検出精度が低下することがないため
、集積回路設計ルールの重ね合わせ余裕を露光装置の能
力値そのものとすることができ、集積回路の高集積化を
可能ならしめる。
更に、溝の深さを適当に設定することにより、従来例に
おけるマスク合わせマーク消失の問題は回避することが
可能である。
おけるマスク合わせマーク消失の問題は回避することが
可能である。
また、溝の深さはＲＩＥ法において任意に調整できるた
め、ドライブ・イン工程には依存せず、マスク合わせ用
マーク製造工程が半導体素子の特性へ影響を及ぼすこと
もない。
め、ドライブ・イン工程には依存せず、マスク合わせ用
マーク製造工程が半導体素子の特性へ影響を及ぼすこと
もない。
なお、上記−実施においては、リングラフィがフォト（
光）の場合を例示したが、これに変えてＸＭ、 ＥＢ
（７１！子線）の場合においても、本発明の効果が充分
に発揮されるものである。
光）の場合を例示したが、これに変えてＸＭ、 ＥＢ
（７１！子線）の場合においても、本発明の効果が充分
に発揮されるものである。
［発明の効果］
以上述べたように本発明によれば、半導体基板にＲＩＥ
法により深い溝が形成されているため、前記半導体基板
上に半導体層をエピタキシャル成長しても、半導体層上
には前記半導体基板の溝に対応した段差が形成され、は
っきりした形状のマスク合わせ用マークが得られる。
法により深い溝が形成されているため、前記半導体基板
上に半導体層をエピタキシャル成長しても、半導体層上
には前記半導体基板の溝に対応した段差が形成され、は
っきりした形状のマスク合わせ用マークが得られる。
従って、以後のリングラフィ工程において、マスク合わ
せ用マークの検出精度が向上し、集積回路設計ルールに
おける瓜ね合わせ余裕を小さくすることができ、集積回
路の高集積化を可能ならしめるという効果を有する。
せ用マークの検出精度が向上し、集積回路設計ルールに
おける瓜ね合わせ余裕を小さくすることができ、集積回
路の高集積化を可能ならしめるという効果を有する。
さらに、マスク合わせ用マークの製造工程は半導体素子
の製造工程とは独立であるため、半導体素子の特性に影
響を与えることはない。
の製造工程とは独立であるため、半導体素子の特性に影
響を与えることはない。
なお、本発明は実施例のようにバイポーラ集積回路の場
合に限定されることなく、バイポーラ素子とＭＯ５素子
との複合素子からなる（Ｂｉ−ＭｏＳ）集積回路あるい
は、ＭＯ５集積回路においてエピタキシャル成長膜を用
いた素子に適用可能であることは言うまでもない。
合に限定されることなく、バイポーラ素子とＭＯ５素子
との複合素子からなる（Ｂｉ−ＭｏＳ）集積回路あるい
は、ＭＯ５集積回路においてエピタキシャル成長膜を用
いた素子に適用可能であることは言うまでもない。
第１図（ａ）（ｂ）は、本発明の半導体装置のマスク合
わせ用マークの一実施例、第２図（ａ）（ｂ）は、従来
の半導体装置のマスク合わせ用マークの例を示し、両図
とも（ａ）は平面図、（ｂ）は断面図である。ｓ３図（
ａ）〜（Ｃ）、第４図（ａ）〜（Ｃ）はそれぞれ従来例
、本発明の半導体装置のマスク合わせ用マークの一実施
例の製造工程別断面図である。 １工・・・・半導体基板 １２・・・・溝 １３・・・・半導体層 １４・・・・半導体層表面の段差 以 上 出願人 セイコーエプソン株式会社 第１図 第２図 第３図 第４図
わせ用マークの一実施例、第２図（ａ）（ｂ）は、従来
の半導体装置のマスク合わせ用マークの例を示し、両図
とも（ａ）は平面図、（ｂ）は断面図である。ｓ３図（
ａ）〜（Ｃ）、第４図（ａ）〜（Ｃ）はそれぞれ従来例
、本発明の半導体装置のマスク合わせ用マークの一実施
例の製造工程別断面図である。 １工・・・・半導体基板 １２・・・・溝 １３・・・・半導体層 １４・・・・半導体層表面の段差 以 上 出願人 セイコーエプソン株式会社 第１図 第２図 第３図 第４図
Claims (1)
- リアクティブ・イオン・エッチング法により溝が形成さ
れた半導体基板、前記溝が形成された半導体基板上に気
相エピタキシャル成長により形成された半導体層、前記
半導体層の表面に前記溝に対応したマスク合わせ用マー
クとしての段差が形成されていることを特徴とする半導
体装置のマスク合わせ用マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096305A JPS62252939A (ja) | 1986-04-25 | 1986-04-25 | 半導体装置のマスク合わせ用マ−ク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096305A JPS62252939A (ja) | 1986-04-25 | 1986-04-25 | 半導体装置のマスク合わせ用マ−ク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252939A true JPS62252939A (ja) | 1987-11-04 |
Family
ID=14161316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096305A Pending JPS62252939A (ja) | 1986-04-25 | 1986-04-25 | 半導体装置のマスク合わせ用マ−ク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194417A (ja) * | 1988-01-29 | 1989-08-04 | Seiko Epson Corp | 半導体装置 |
| EP0892433A1 (en) * | 1997-07-15 | 1999-01-20 | International Business Machines Corporation | Method of forming an alignment mark in a semiconductor structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
-
1986
- 1986-04-25 JP JP61096305A patent/JPS62252939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194417A (ja) * | 1988-01-29 | 1989-08-04 | Seiko Epson Corp | 半導体装置 |
| EP0892433A1 (en) * | 1997-07-15 | 1999-01-20 | International Business Machines Corporation | Method of forming an alignment mark in a semiconductor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5472812A (en) | Method for forming a photomask pattern | |
| US5310691A (en) | Method of manufacturing semiconductor device including formation of alignment mark | |
| JPS62252939A (ja) | 半導体装置のマスク合わせ用マ−ク | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JPS6040702B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH02203549A (ja) | 半導体装置の製造方法 | |
| JPH0257701B2 (ja) | ||
| JPS645463B2 (ja) | ||
| JPS6231492B2 (ja) | ||
| JPH01194417A (ja) | 半導体装置 | |
| JPH0210729A (ja) | フィールド絶縁膜の形成方法 | |
| KR960002069B1 (ko) | 웨이퍼의 자동정렬을 위한 에피층 형성 방법 | |
| JPH02142117A (ja) | 半導体集積回路の製造方法 | |
| JPS6189633A (ja) | 半導体装置の製造方法 | |
| JPS60240131A (ja) | 半導体装置の製造方法 | |
| KR100249167B1 (ko) | 격리막 형성 방법 | |
| JPS59191333A (ja) | 半導体装置の製造方法 | |
| JPH02262321A (ja) | 半導体装置の製造方法 | |
| JPS61196533A (ja) | 半導体装置の製造方法 | |
| JPH02283029A (ja) | 半導体装置の製造方法 | |
| JPH03229421A (ja) | 半導体装置の製造方法 | |
| JPS593859B2 (ja) | 半導体装置の製造方法 | |
| JPS63102313A (ja) | 半導体装置 | |
| KR950033662A (ko) | 얼라인패턴형성방법 | |
| JPS61107747A (ja) | 半導体装置の製造方法 |