JPH02262321A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は絶縁膜上に半導体装置を製造する技術に係わシ
特に絶縁膜上の半導体基板にマスク位置合わせ基準パタ
ーンを形成する方法に関する。

（従来の技術） 従来絶縁膜上の半導体単結晶膜（いわゆるＳＯＩ膜）に
ＭＯ８型トラン・ジスタを形成する方法においては前記
単結晶膜を最大空乏層幅よシ薄くすることによりトラン
ジスタ特性が著しく改善することが知られている。しか
しながらそのような微細な素子を形成することは以下に
述べる理由から極めて困難であった。つまシ単結晶半導
体膜を薄くすると素子の形成時に基板に形成するマスク
位置合わせ基準パターンは通常前記単結晶半導体膜に形
成するので前記基準パターンの膜厚も薄く、前記パター
ン段差を検出してマスク位置合わせを行なう通常の露光
装置では十分な位置合わせ精度を得ることが困難となシ
つつある。例えば現在のマーり検出装置では最適な条件
で基準パターンの段差が２５０＾程度が検出できる限界
であシ、場合によっては５００Ａ程度でも検出できない
ことがある。特に製造工程における膜の堆積、加工等を
経る毎に基準パターンの段差の減少及びパターンエツジ
の変形等が生じ、従ってマスク位置合わせ精度は極めて
劣化するという問題があった。

（発明が解決しようとする課題） このように従来の方法により絶縁膜上の半導体膜を薄膜
化し、前記薄膜化された半導体膜にマスク位置合わせ基
準パターンを形成する場合、その後のマスク位置合わせ
の際パターン段差の減少及びパターン形状の変形により
、位置合わせ精度が極めて劣化し、微細素子形成の大き
な妨げとなっていた。

本発明は上記事情を考慮してなされたもので、その目的
とするところはＳＯＩ膜に半導体素子を形成する場合に
マスク位置合わせ精度が劣化することなく前記半導体素
子を形成できるマスク位置合わせ基準パターンの製造方
法を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の骨子は素子を形成する領域の絶縁膜上の半導体
膜厚が十分に薄い状態においてもマスク位置合わせ基準
パターンの膜厚を位置検出に対しても十分な厚みを持た
せるようにしたものである。

更に後工程の酸化処理を行っても基準パターンの変形を
防止するようにした半導体装置の製造方法を提供するも
のである。

（作用） 本発明によれば、マスク位置合わせ基準パターンの膜厚
を薄膜化された半導体膜のそれよシも厚くできるので前
記基準パターンの位置検出が容易となシ、従って薄膜の
ＳＯＩ膜にも半導体素子を高精度に形成することができ
る。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わるマスク位置合わせ基
準パターンの製造工程を示す図である。

まず第１図（ａ）はシリコン基板１内部にイオン注入法
により酸素イオンを例えば加速電圧１８０ｋＶ。

ドーズ量がｌＸｌ０　　ｍ　の条件で打ち込んだ後温度
が１３００℃の窒素雰囲気でアニールして前記シリコン
基板１表面に酸化膜３及び単結晶シリコン膜２を形成す
る。この時シリコン基板１上の酸化膜３の膜厚は５００
０＾であシ酸化膜３上の単結晶シリコン膜２の厚さは３
０００Ａであった。その後、前記単結晶シリコン膜２上
にＣＶＤ酸化膜７を１０００＾厚さで堆積し、更にその
上にシリコン窒化膜８を減圧ＣＶＤ法により膜厚２５０
ＯＡ堆積する。

次いで第１図（ｂ）に示す如く窒化膜８上にレジストを
塗布した後、前記レジストをパターニングしレジストパ
ターン４を形成し、このレジストノくターン４をマスク
として反応性イオンエツチング法によυ前記シリコン窒
化膜８をマスクに対して自己整合的にエツチングし、更
に弗化アンモニア水溶液を用いて前記ＣＶＤ酸化膜７を
やはシ前記マスフに対して自己整合的に除去することに
よ）マスク位置合わせ基準パターン５を形成した。その
後レジストパターン４を除去し、次に第１図（Ｃ）　Ｋ
示すようにＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉｄａｔｉｏ
ｎ　ｏｆ　５ｉｌｉｃｏｎ）法を用い前記単結晶シリコ
ン膜２に膜厚４０００Ａの熱酸化膜９を形成した。

この時前記熱酸化により単結晶シリコン膜２の一部は、
酸化膜３上に薄膜化された単結晶シリコン膜６となって
残存せしめられた。又、その膜厚５ｏｏＸであった。そ
の後、弗化アンモニア水溶液等により熱酸化膜９を除去
し、最終的な位置合わせ基準パターンの構造として第１
図（ｄ）を得た。

第１図（ｄ）の基準パターンを用い例えばＭＯＳトラン
ジスタ形成のためのマスク位置合わせを行なったところ
良好なパターン検出を行なうことが確認され、正確なマ
スク位置合わせを行なうことができた。

このように本実施例によれば、マスク位置合わせ基準パ
ターンの段差を高くすることで確実なマスク位置合わせ
を行なうことが出来た。また本実施例では、ＬＯＣＯ８
法を用いて酸化を行った為バーズビークと称されるシリ
コン窒化膜層下部への酸化の食い込みが生じ、位置合わ
せ基準パターンの細シが見られた。しかしながらシリコ
ン窒化Ｊ［を残存させるようにしたので同シリコン窒化
膜のパターンにより位置検出を行なえ、上記した正確な
マスク位置合わせを行なうことが可能となる。

第２図は本発明による前記実施例の変形例を説明する為
の工程断面図である。この変形例が先に説明した実施例
と異なる点は酸化膜上の単結晶シリコン膜の薄膜化法と
してエツチング法を用いることにある。第２図（ａ）は
先の実施例と同様に酸素のイオン注入とアニール法を用
いて作製した５ＯＩ（８ｉ１ｉｃｏｎ　Ｏｎ　Ｉｎ５ｕ
ｌａｔｏｒ　）構造の断面図で６る。

すなわち半導体基板１表面に酸化膜３及び単結晶シリコ
ン膜２がこの順で積層されたものとなっている。ここで
単結晶シリコン膜厚及び酸化膜の膜厚も先と同様に各々
３０００＾と５０００λである。

このようにして得られた基板に対して第２図（ｂ）に示
す如くレジストを塗布した後、バターニングしてレジス
トパターン４を形成し、このレジストパターン４をマス
クとして酸素ガスと７レオンガスを用いたプラズマエツ
チング法によ）単結晶シリコン膜６を膜厚が５ｏｏｉに
なるまでエツチングを行なった。その後レジストパター
ン４を除去し最終的な形状としてマスク位置合せ基準パ
ターン５を得た（第２図（Ｃ））。

このマスク位置合わせ基準パターン５ｔ−用いて前記単
結晶シリコン＄６にＭＯＳトランジスタを形成するため
のマスク合わせを行なったところ問題なくパターン検出
を行なうことができた。

この実施例においては前述の実施例と異なシＣＶＤ酸化
膜、シリコン窒化膜８の堆積工程を必要としないので工
程が簡素化されるという利点がある。

第３図は本発明による他の実施例を説明する為の工程断
面図である。この実施例が第１図により説明した実施例
と異なる点は単結晶シリコン膜を薄膜化した後にマスク
位置合わせ基準パターンを形成することにある。すなわ
ち、第３図（ａ）に示すように先の実施例と同様に単結
晶シリコン膜２の膜厚が３００　ＯＡ、酸化膜３の膜厚
が５０００＾のＳＯ工構造となるように基板（１１を形
成する。

次いで第３図（ｂ）に示す如く前記単結晶シリコン膜２
を熱酸化法により酸化して基板表面に約４０００薄膜シ
リコン膜６を形成するようにした。その後前記熱酸化膜
９は弗化アンモニア水溶液を用い除去した。

次いで第３図（Ｃ）に示す如く所望のレジストパターン
４を形成し、前記レジストパターン４をマスクにして薄
膜単結晶シリコン膜６の一部を反応性イオンエツチング
法により除去した。引き続き同様のエツチング法を用い
前記酸化膜３ｔ−深さ２５００大にエツチングし、前記
酸化膜３の所望の位置に凸型のマスク位置合わせ基準マ
ークを形成した。

その後、レジストパターン４ｆ、除去し、第３図（ｄｌ
Ｋ示す最終的な位置合わせパターン形状を得た。

このマスク位置合わせ基準パターンを用い前述した実施
例と同様のマスク合わせを行なったところ先の実施例と
同様に問題なく精度の良い合わせが達成された。

この実施例において特にマスク位置合わせ基準パターン
５０表面に単結晶シリコン膜を残存させたのは、半導体
素子の製造工程で使用される酸化処理に対して耐性を持
たせるためである。実際に前記パターン部に残存する単
結晶シリコン膜６ａを除去し、ＭＯ８凰トランジスタの
コンタクトホールのマスク位置合わせを行なったところ
パターンの凸部の角に丸みが発生しておシ単結晶シリコ
ン膜６ａを残存させる場合に比べてマスク合わせ精度の
劣化が見られた。

このように本実施例によれば位置合わせパターン部の単
結晶シリコン膜を残した状態で更に酸化膜に段差を形成
するようにしているのでマスク合わせ精度を向上させる
ことが可能となる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば素子が形成される薄膜化された半導体膜の膜
厚は５００Ａであっても本発明による方法はもちろんよ
く、また１００ＯＡ程度の膜厚のものでもよい。また例
えば実施例では、単結晶シリコン膜を形成する手段とし
て酸素のイオン注入と熱処理を用いる方法を採用したが
、電子ビーム又はレーザビーム等を用いる溶融再結晶化
法を用いて形成しても良い。また各層の膜厚及び酸化の
方法、更にエツチング方法等は仕様に応じて適宜変更可
能である。また、薄膜の単結晶半導体膜に形成する半導
体素子はＭＯＳ）ランジスタに限らずバイポーラトラン
ジスタやその他のトランジスタであってももちろんよい
。その池水発明の要旨を逸脱しない範囲で種々変形して
実施することができる。

〔発明の効果〕

以上詳述したように本発明によればマスク位置合わせ基
準パターンを十分高い精度で検出できパターン検出不良
を防止することができる。また基準パターンの変形がな
く、高精度なマスク合わせを行なうことが可能となシ薄
膜シリコン膜上に微細な素子を有する集積回路の製造の
実現に寄与することができる。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例方法に係わるマス
ク位置合わせ基準パターンの製造工程を説明する為の工
程断面図である。 １・・・シリコン基板、２，２ａ・・・単結晶シリコン
ｉ、３．９・・・酸化膜、４・・・レジスト、５・・・
マスク位置合わせ基準パターン、６，６ａ・・・薄膜化
単結晶シリコン膜、７・・・ＣＶＤ酸化膜、８・・・シ
リコン窒化膜。 代理人　弁理士　　則　近　憲　値 開　　松山光之 第　１　　ｉ”− 第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）表面に結線膜及び半導体膜がこの順に積層して形
   成された基体表面の一部に耐酸化性のマスクパターンを
   形成する工程と、酸化により前記マスクパターンの形成
   されていない半導体膜の一部を酸化膜に変換することに
   より薄膜化された半導体膜を前記絶縁膜上に残存せしめ
   るとともに前記マスクパターン或いはマスクパターン下
   の半導体膜よりなる膜厚の基準パターンを形成する工程
   と前記酸化膜を除去する工程と、その後前記基準パター
   ンを用いてマスク合わせを行ない、前記薄膜化された半
   導体膜に素子を形成する工程を含む半導体装置の製造方
   法。
2. （２）表面に絶縁膜及び膜厚の半導体膜がこの順に積層
   して形成された基体表面の一部に耐エッチング性のマス
   クパターンを形成する工程と、前記マスクパターンをマ
   スクとして前記半導体膜をエッチバックすることにより
   前記絶縁膜上に薄膜化された半導体膜を残存せしめると
   ともに前記マスクパターンによりマスクされた半導体膜
   により基準パターンを形成する工程とその後前記基準パ
   ターンを用いてマスク合わせを行ない、前記薄膜化され
   た半導体膜に素子を形成する工程を含む半導体装置の製
   造方法。
3. （３）表面に絶縁膜及び薄膜化された半導体膜がこの順
   に積層して形成された基体表面に耐エッチング性のマス
   クパターンを形成する工程と、前記マスクパターンをマ
   スクとして前記薄膜化された半導体膜及び絶縁膜の所望
   部分をエッチングして凹型の溝よりなる基準パターンを
   形成する工程と、前記基準パターンを用いてマスク合わ
   せを行ない前記薄膜化された半導体膜に素子を形成する
   工程を含む半導体装置の製造方法。
4. （４）前記薄膜化された半導体膜はその一部を一旦酸化
   した後、酸化された半導体膜を除去した後、残存したも
   のであることを特徴とする請求項（３）記載の半導体装
   置の製造方法。