JPH01291430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01291430A JPH01291430A JP12281088A JP12281088A JPH01291430A JP H01291430 A JPH01291430 A JP H01291430A JP 12281088 A JP12281088 A JP 12281088A JP 12281088 A JP12281088 A JP 12281088A JP H01291430 A JPH01291430 A JP H01291430A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕 □
熱処理による影響を減少させる製造方法に関し、ウェハ
ーのソリを少なくして、結晶欠陥を減少させ、且つ、製
造工程における不具合をなくすることを目的とし、 半導体基板主面に被覆膜を形成し、該被覆膜をパターン
ニングした後、直ちに半導体基板裏面に形成された前記
被覆膜を除去する工程が含まれてなることを特徴とする
。
ーのソリを少なくして、結晶欠陥を減少させ、且つ、製
造工程における不具合をなくすることを目的とし、 半導体基板主面に被覆膜を形成し、該被覆膜をパターン
ニングした後、直ちに半導体基板裏面に形成された前記
被覆膜を除去する工程が含まれてなることを特徴とする
。
本発明は半導体装置の製造方法にかかり、特に熱処理に
よる影響を減少させる製造方法に関する。
よる影響を減少させる製造方法に関する。
半導体装置の製造方法においては、熱処理(アニール;
anneal)が再三操り返えされており、これはデ
バイス特性に悪影響を与える処理である。
anneal)が再三操り返えされており、これはデ
バイス特性に悪影響を与える処理である。
その悪影響を少なくすることは歩留・品質上から極めて
重要である。
重要である。
〔従来の技術と発明が解決しようとする課題〕第3図(
a)〜(C)は従来の形成方法の工程順断面図を示して
おり、その概要を説明すると、第3図(a)参照;シリ
コンウェハー(半導体基板;以下にウェハーと略称する
)1に化学気相成長(CVD)法によって膜厚1μmの
ポリシリコン膜(多結晶シリコン膜)2を被着する。そ
うすると、−Cにウェハーの主面IFと裏面IBの両面
にポリシリコン膜が成長する。
a)〜(C)は従来の形成方法の工程順断面図を示して
おり、その概要を説明すると、第3図(a)参照;シリ
コンウェハー(半導体基板;以下にウェハーと略称する
)1に化学気相成長(CVD)法によって膜厚1μmの
ポリシリコン膜(多結晶シリコン膜)2を被着する。そ
うすると、−Cにウェハーの主面IFと裏面IBの両面
にポリシリコン膜が成長する。
第3図(b)参照;次いで、ウェハー主面IFのポリシ
リコン膜2をフォトプロセスによってパターンニングす
る。そのとき、ウェハーにソリ (曲がり)が発生する
。
リコン膜2をフォトプロセスによってパターンニングす
る。そのとき、ウェハーにソリ (曲がり)が発生する
。
第3図(C1参照;次いで、ウェハー1を1000℃前
後の高温度において熱処理した後、ウェハー裏面IBの
ポリシリコン膜2を除去する。なお、この熱処理はウェ
ハー処理の最終工程近くで複数目的の熱処理と一括して
おこなう場合もあり、また、ポリシリコン膜2を被着し
た直後に単独でおこなう場合もある。
後の高温度において熱処理した後、ウェハー裏面IBの
ポリシリコン膜2を除去する。なお、この熱処理はウェ
ハー処理の最終工程近くで複数目的の熱処理と一括して
おこなう場合もあり、また、ポリシリコン膜2を被着し
た直後に単独でおこなう場合もある。
ところが、上記のように、ウェハー主面IFのポリシリ
コン膜2をパターンニングすると、ポリシリコンは応力
性の膜であるからウェハー裏面IBに残るポリシリコン
膜2のためにウェハーにソリが発生して、更に、ウェハ
ー裏面IBにそのポリシリコン膜2を残存したまま、高
温熱処理をおこなうと、そのソリが固まって元に戻らな
くなってしまう。そのソリ固着の熱処理のために、ウェ
ハーにスリップラインや塑性変形などの結晶欠陥を発生
し、また、露光装置における位置合わせのズレやウェハ
ーの真空チャッキング不能が起こる。且つ、最近のよう
に、デバイスの微細化が進行すると、位置合わせズレや
真空チャッキング不能などのウェハーのソリによる製造
工程の不具合は一層激しくなって、例えば、4〜6イン
チφのウェハーにおいて、中心と周辺との差が70〜9
0μm程度になれば、真空チャッキングによる固定が難
しくなる。
コン膜2をパターンニングすると、ポリシリコンは応力
性の膜であるからウェハー裏面IBに残るポリシリコン
膜2のためにウェハーにソリが発生して、更に、ウェハ
ー裏面IBにそのポリシリコン膜2を残存したまま、高
温熱処理をおこなうと、そのソリが固まって元に戻らな
くなってしまう。そのソリ固着の熱処理のために、ウェ
ハーにスリップラインや塑性変形などの結晶欠陥を発生
し、また、露光装置における位置合わせのズレやウェハ
ーの真空チャッキング不能が起こる。且つ、最近のよう
に、デバイスの微細化が進行すると、位置合わせズレや
真空チャッキング不能などのウェハーのソリによる製造
工程の不具合は一層激しくなって、例えば、4〜6イン
チφのウェハーにおいて、中心と周辺との差が70〜9
0μm程度になれば、真空チャッキングによる固定が難
しくなる。
更に、このような被覆膜の被着と熱処理が繰り換えして
ウェハーに加えられると、そのソリが蓄積されて、半導
体装置の歩留9品質に顕著な悪影響を与えるようになる
。
ウェハーに加えられると、そのソリが蓄積されて、半導
体装置の歩留9品質に顕著な悪影響を与えるようになる
。
第4図は結晶欠陥を発生させるポリシリコン膜厚と熱処
理温度との関係図を示しており、膜厚が厚いほど、また
、熱処理温度が高いほど、結晶欠陥が発生し易くなるこ
とを表わしている。例えば、膜厚1.5μmのポリシリ
コン膜を被着すると、熱処理温度は850℃以下でなけ
れば結晶欠陥が発生する。
理温度との関係図を示しており、膜厚が厚いほど、また
、熱処理温度が高いほど、結晶欠陥が発生し易くなるこ
とを表わしている。例えば、膜厚1.5μmのポリシリ
コン膜を被着すると、熱処理温度は850℃以下でなけ
れば結晶欠陥が発生する。
また、第5図はU溝の開口部幅とポリシリコン膜厚との
関係図を示している。素子分離のためのU溝を形成する
場合、U溝の開口部幅に応じてポリシリコン膜厚を厚く
形成しないと、被覆したポリシリコン膜の表面を平坦化
することができない。
関係図を示している。素子分離のためのU溝を形成する
場合、U溝の開口部幅に応じてポリシリコン膜厚を厚く
形成しないと、被覆したポリシリコン膜の表面を平坦化
することができない。
且つ、第5図は熱処理温度を850℃とした例であるが
、ポリシリコン膜厚1.5μm以上では結晶欠陥が発生
するため、この結晶欠陥と表面平坦化を考慮すると、図
の空白部分にしか半導体装置を高品質に形成する条件が
見い出せない。これは製造方法に大きな制約を与えるこ
とを意味しており、この条件を維持することは非常に困
難である。
、ポリシリコン膜厚1.5μm以上では結晶欠陥が発生
するため、この結晶欠陥と表面平坦化を考慮すると、図
の空白部分にしか半導体装置を高品質に形成する条件が
見い出せない。これは製造方法に大きな制約を与えるこ
とを意味しており、この条件を維持することは非常に困
難である。
本発明はこのような問題点を軽減させて、ウェハーのソ
リを少なくし、製造工程における不具合をな(して、且
つ、結晶欠陥を減少させることを目的とした製造方法を
提案するものである。
リを少なくし、製造工程における不具合をな(して、且
つ、結晶欠陥を減少させることを目的とした製造方法を
提案するものである。
その課題は、半導体基板主面に被覆膜を形成し、該被覆
膜をパターンニングした後、直ちに半導体基板裏面に被
着した前記被覆膜を除去する工程が含まれる半導体装置
の製造方法によって解消される。
膜をパターンニングした後、直ちに半導体基板裏面に被
着した前記被覆膜を除去する工程が含まれる半導体装置
の製造方法によって解消される。
即ち、本発明は、被覆膜を被着し、パターンニングした
直後に、ウェハー(半導体基板)裏面の被覆膜を除去し
、その後、高温熱処理をおこなう。
直後に、ウェハー(半導体基板)裏面の被覆膜を除去し
、その後、高温熱処理をおこなう。
そうすると、被覆膜のパターンニングではウェハー主面
の被覆膜の大半が除去されて、ウェハーにソリが発生し
ているが、ウェハー裏面の被覆膜を除去すれば、弾性限
界内のソリは元に回復し、そのため、結晶欠陥も減少す
る。また、製造工程における不具合もなくなる。
の被覆膜の大半が除去されて、ウェハーにソリが発生し
ているが、ウェハー裏面の被覆膜を除去すれば、弾性限
界内のソリは元に回復し、そのため、結晶欠陥も減少す
る。また、製造工程における不具合もなくなる。
以下、図面を参照して実施例によって詳細に説明する。
第1図(a)〜fe)は本発明にかかる形成方法(1)
の工程順断面図を示している。
の工程順断面図を示している。
第1図(al参照;ウェハー1の主面IFにU溝11(
開口部幅1.5μm)を形成して、その上にIIM厚1
.5μmのポリシリコン膜2を被着する。そうすると、
U溝11内部は溝側壁よりポリシリコン膜が成長して溝
内部を埋没させ、次に上面に成長してポリシリコン膜の
表面が平坦になる。
開口部幅1.5μm)を形成して、その上にIIM厚1
.5μmのポリシリコン膜2を被着する。そうすると、
U溝11内部は溝側壁よりポリシリコン膜が成長して溝
内部を埋没させ、次に上面に成長してポリシリコン膜の
表面が平坦になる。
第1図(b)参照;次いで、ウェハー1の主面IFのポ
リシリコン膜2を化学研磨して除去し、U溝11の内部
にのみポリシリコン膜を残存させる。その際、ウェハー
にソリが発生するが、第1図はウェハーの部分断面を示
しているから、ソリは図示していない。
リシリコン膜2を化学研磨して除去し、U溝11の内部
にのみポリシリコン膜を残存させる。その際、ウェハー
にソリが発生するが、第1図はウェハーの部分断面を示
しているから、ソリは図示していない。
第1図(C)参照;次いで、ウェハー1の主面IF全全
体レジスト膜12を被覆する。
体レジスト膜12を被覆する。
第1図(dl参照;次いで、ウェハー1の裏面IBのポ
リシリコン膜2を化学研磨によって全面除去する。
リシリコン膜2を化学研磨によって全面除去する。
そうすると、ウェハーのソリが消滅する。
第1図(e)参照;次いで、レジスト膜12を除去した
後、約1000℃程度の高温度において熱処理をおこな
う。そうすると、ウェハーのソリが解消し、結晶欠陥が
減少する。
後、約1000℃程度の高温度において熱処理をおこな
う。そうすると、ウェハーのソリが解消し、結晶欠陥が
減少する。
次に、第2図(a)〜(e)は本発明にかかる形成方法
(II)の工程順断面図を示している。
(II)の工程順断面図を示している。
第2図(a)参照;ウェハー1の主面IF、裏面IBの
両面ニII%’¥ 500人(7)Si02 (M化
’/ ’J :17) 1Pil13ヲ熱酸化して生成
した後、CVD法によって膜厚1000〜2000人の
Si3 N4 (窒化シリコン)膜14を被着する。
両面ニII%’¥ 500人(7)Si02 (M化
’/ ’J :17) 1Pil13ヲ熱酸化して生成
した後、CVD法によって膜厚1000〜2000人の
Si3 N4 (窒化シリコン)膜14を被着する。
なお、このSi3N4膜14はフィールド絶縁膜を形成
するLOCO3法において耐エツチング膜として汎用さ
れる膜である。
するLOCO3法において耐エツチング膜として汎用さ
れる膜である。
第2図(b)参照;次いで、ウェハー1の主面IFに被
着したSi3N4膜14をフォトプロセスによってパタ
ーンニングする。その際、ウェハー裏面IBのSi3
N4膜のためにウェハーにソリが発生する。
着したSi3N4膜14をフォトプロセスによってパタ
ーンニングする。その際、ウェハー裏面IBのSi3
N4膜のためにウェハーにソリが発生する。
第2図(C)参照;次いで、ウェハー1の主面IF全全
体レジスト膜15を被覆する。
体レジスト膜15を被覆する。
第2図+d)参照;次いで、ウェハー1の裏面IBのS
i3 N4膜14を熱燐酸によって全部エツチング除去
する。その時、ウェハーのソリは解消する。
i3 N4膜14を熱燐酸によって全部エツチング除去
する。その時、ウェハーのソリは解消する。
第2図(e)参照;次いで、レジスト膜12を除去した
後、約1000℃程度の高温度において熱処理をおこな
う。そうすると、ウェハーにソリはなく、結晶欠陥が減
少する。
後、約1000℃程度の高温度において熱処理をおこな
う。そうすると、ウェハーにソリはなく、結晶欠陥が減
少する。
上記は2つの実施例を説明したが、このようにウェハー
主面のポリシリコン膜やSi3N4膜のような応力性被
覆膜を被着し、パターンニングした後、ウェハー裏面の
被覆膜を直ちに除去して、その後で熱処理すればウェハ
ーのソリが解消し、結晶欠陥の生成が減少する。且つ、
露光装置における位置合わせ精度が向上し、真空チャッ
キング不能などの製造工程における不具合も解消する。
主面のポリシリコン膜やSi3N4膜のような応力性被
覆膜を被着し、パターンニングした後、ウェハー裏面の
被覆膜を直ちに除去して、その後で熱処理すればウェハ
ーのソリが解消し、結晶欠陥の生成が減少する。且つ、
露光装置における位置合わせ精度が向上し、真空チャッ
キング不能などの製造工程における不具合も解消する。
以上の説明から明らかなように、本発明によればウェハ
ーのソリが解消し、その結果として、結晶欠陥が減少し
、位置合わせ精度が良くなる等の製造工程の不具合が軽
減されて、半導体装置の歩留1品質の向上に大きく寄与
するものである。
ーのソリが解消し、その結果として、結晶欠陥が減少し
、位置合わせ精度が良くなる等の製造工程の不具合が軽
減されて、半導体装置の歩留1品質の向上に大きく寄与
するものである。
第1図(a)〜(e)は本発明にかかる形成方法(1)
の工程順断面図、 第2図(a)〜(e)は本発明にかかる形成方法(II
)の工程順断面図、 第3図(a)〜(C)は従来の形成方法の工程順断面図
、第4図は結晶欠陥を発生させるポリシリコン膜厚と熱
処理温度との関係図、 第5図はU溝の開口部幅とポリシリコン膜厚との関係図
である。 図において、 1はウェハー(半導体基板;シリコンウェハー)、IF
はウェハー主面、 IBはウェハー裏面、2はポリシ
リコン膜、 11はU溝、 12.15はレジスト膜、
13は5i02膜、 14はSi3N4膜を示
している。 2J’リシリコ〉順 / 第1図 さらコlへン「し\吃≦峠檄
の工程順断面図、 第2図(a)〜(e)は本発明にかかる形成方法(II
)の工程順断面図、 第3図(a)〜(C)は従来の形成方法の工程順断面図
、第4図は結晶欠陥を発生させるポリシリコン膜厚と熱
処理温度との関係図、 第5図はU溝の開口部幅とポリシリコン膜厚との関係図
である。 図において、 1はウェハー(半導体基板;シリコンウェハー)、IF
はウェハー主面、 IBはウェハー裏面、2はポリシ
リコン膜、 11はU溝、 12.15はレジスト膜、
13は5i02膜、 14はSi3N4膜を示
している。 2J’リシリコ〉順 / 第1図 さらコlへン「し\吃≦峠檄
Claims (1)
- 半導体基板主面に被覆膜を形成し、該被覆膜をパター
ンニングした後、直ちに半導体基板裏面に形成された前
記被覆膜を除去する工程が含まれてなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12281088A JPH01291430A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12281088A JPH01291430A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01291430A true JPH01291430A (ja) | 1989-11-24 |
Family
ID=14845202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12281088A Pending JPH01291430A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01291430A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652395B1 (ko) * | 2005-01-12 | 2006-12-01 | 삼성전자주식회사 | 다이-휨이 억제된 반도체 소자 및 그 제조방법 |
JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
CN109119329A (zh) * | 2018-07-16 | 2019-01-01 | 华天慧创科技(西安)有限公司 | 一种降低晶圆翘曲度的镀膜方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52127166A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Manufacture of semiconductor |
-
1988
- 1988-05-18 JP JP12281088A patent/JPH01291430A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52127166A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Manufacture of semiconductor |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652395B1 (ko) * | 2005-01-12 | 2006-12-01 | 삼성전자주식회사 | 다이-휨이 억제된 반도체 소자 및 그 제조방법 |
JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
CN109119329A (zh) * | 2018-07-16 | 2019-01-01 | 华天慧创科技(西安)有限公司 | 一种降低晶圆翘曲度的镀膜方法 |
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