JPS58184739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58184739A JPS58184739A JP6778782A JP6778782A JPS58184739A JP S58184739 A JPS58184739 A JP S58184739A JP 6778782 A JP6778782 A JP 6778782A JP 6778782 A JP6778782 A JP 6778782A JP S58184739 A JPS58184739 A JP S58184739A
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- JP
- Japan
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- oxidation
- oxide film
- coating
- film
- silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかかシ特に、シリコ
ン半導体基板の選択酸化膜形成法に関するものである。
ン半導体基板の選択酸化膜形成法に関するものである。
シリコン基板を用い九牛導体装置の絶縁分離は、例えば
５ｐ−ｎ７７１合に逆バイアスをかけて、素子間を分離
する方法や、基板上のパターンと、配線を薄いシリコン
膜（例えば、４ｏｏｏＡ）で分離する方法がある。前者
では、接合容量による回路動作速度の遅れや寄性ｐｎｐ
ｎによる回路の誤動作等の原因となる。後者では、シリ
コン酸化膜の誘電率が大きいということから、配線が基
板との間に、無視できない容量を持ってくるため、やは
り、回路の動作速度を遅らす等の悪影響をデバイスに及
はす。これらを防止するために、シリコン酸化物を厚く
して、絶縁分離する仁とにより、容量を小さくシ、また
寄生ｐｎｐｎの利得を小さくすることができる。そのた
め、選択酸化法は、一般に行なわれている手法である。
５ｐ−ｎ７７１合に逆バイアスをかけて、素子間を分離
する方法や、基板上のパターンと、配線を薄いシリコン
膜（例えば、４ｏｏｏＡ）で分離する方法がある。前者
では、接合容量による回路動作速度の遅れや寄性ｐｎｐ
ｎによる回路の誤動作等の原因となる。後者では、シリ
コン酸化膜の誘電率が大きいということから、配線が基
板との間に、無視できない容量を持ってくるため、やは
り、回路の動作速度を遅らす等の悪影響をデバイスに及
はす。これらを防止するために、シリコン酸化物を厚く
して、絶縁分離する仁とにより、容量を小さくシ、また
寄生ｐｎｐｎの利得を小さくすることができる。そのた
め、選択酸化法は、一般に行なわれている手法である。
一方、この厚い熱酸化膜を酸化によ多形成する場合、シ
リコン結島内部に歪を作シ、結晶欠陥発生の原因となつ
たり、バースビークが長いため、素子領域と選択酸化膜
の境界でｐ型不純物とｎ型不純物がう壕〈拡散できず、
電流リークの大きな原因となったシする欠点をもりてい
る。この選択酸化法は、一般的には、第１図（ａ）に示
すように１シリコン基板１へ熱酸化によシ形成した酸化
膜２ （５００〜１００ＯＸ）ＯＩＫ、ＣＶＤ法によ、
６窒化［９（１０００〜２０００Ａ）を被着し、フォト
レジストによる９ツク？フイーによシエッチングを行な
い、第１図（ａ）の状態にする。次に１この状態で熱酸
化法を用い、シリコン基板表面の窒化膜３がエツチング
され九部分を選択的Ｋａｌ化する（第１図（ｂ） ）、
さらに１この選択的Ｋｌｌ化された酸化膜をエツチング
して（第１図（Ｃ） ’） 、 シリコン凹部を形成し
、再び熱酸化法を用いて、該、シリコン凹部を選択的に
酸化し、酸化膜５を形成する（第１図（ｄ））。次に、
必要領域の耐酸化性皮膜を除去した後、酸化膜２を介１
．てイオン注入郷で、ｐ型不純物％ ｎ１ｊｌ不純物
を注入し％ ｐＰ１！餉域７、ｎ型領域８を形成する（
第１図（ｆ））。第１図（ｅ）の矢印６は、イオン注入
のイオンビームを示す。次に素子領域−コンタク）Ｏ窓
をあけ、電極９を形成する（第１図（ｇ））。
リコン結島内部に歪を作シ、結晶欠陥発生の原因となつ
たり、バースビークが長いため、素子領域と選択酸化膜
の境界でｐ型不純物とｎ型不純物がう壕〈拡散できず、
電流リークの大きな原因となったシする欠点をもりてい
る。この選択酸化法は、一般的には、第１図（ａ）に示
すように１シリコン基板１へ熱酸化によシ形成した酸化
膜２ （５００〜１００ＯＸ）ＯＩＫ、ＣＶＤ法によ、
６窒化［９（１０００〜２０００Ａ）を被着し、フォト
レジストによる９ツク？フイーによシエッチングを行な
い、第１図（ａ）の状態にする。次に１この状態で熱酸
化法を用い、シリコン基板表面の窒化膜３がエツチング
され九部分を選択的Ｋａｌ化する（第１図（ｂ） ）、
さらに１この選択的Ｋｌｌ化された酸化膜をエツチング
して（第１図（Ｃ） ’） 、 シリコン凹部を形成し
、再び熱酸化法を用いて、該、シリコン凹部を選択的に
酸化し、酸化膜５を形成する（第１図（ｄ））。次に、
必要領域の耐酸化性皮膜を除去した後、酸化膜２を介１
．てイオン注入郷で、ｐ型不純物％ ｎ１ｊｌ不純物
を注入し％ ｐＰ１！餉域７、ｎ型領域８を形成する（
第１図（ｆ））。第１図（ｅ）の矢印６は、イオン注入
のイオンビームを示す。次に素子領域−コンタク）Ｏ窓
をあけ、電極９を形成する（第１図（ｇ））。
この従来の方法だと、第１図（Ｃ）よシ、選択的に酸化
された酸化膜４、をエツチングする時に、酸化膜２がサ
イドからエツチングされシリコン基板の角１′が現われ
る。そのため、２回目に選択酸化した時に仁の角の部分
に応力が集中し、シリコン結晶の歪の原因（第１図（ｄ
）ｘ印）となシ、結晶欠陥を発生させるため電流リーク
の原因となったシ、キャリアのモビリティを低下させる
原因となったりし、また、酸化膜２のサイドからのエツ
チング量とそのバラツキが、大きいため、２回目の選択
酸化でバーズビークを大きくシ、また、バランかせる原
因となシ、素子領域と、選択酸化膜の境界部分のｐ型不
純物、ｎ型不純物が、基板表面から十分シリコン内部に
１人って行かず、この境界部分で、電流リーク、又はコ
ンタクトの窓を開けるために、酸化膜２をエツチングす
る時などに、少しのオーバエッチで第１図（ｇ）のよう
に、ｐ型領域７が表面に剥き出すようになり、電極９を
付けた・：）。
された酸化膜４、をエツチングする時に、酸化膜２がサ
イドからエツチングされシリコン基板の角１′が現われ
る。そのため、２回目に選択酸化した時に仁の角の部分
に応力が集中し、シリコン結晶の歪の原因（第１図（ｄ
）ｘ印）となシ、結晶欠陥を発生させるため電流リーク
の原因となったシ、キャリアのモビリティを低下させる
原因となったりし、また、酸化膜２のサイドからのエツ
チング量とそのバラツキが、大きいため、２回目の選択
酸化でバーズビークを大きくシ、また、バランかせる原
因となシ、素子領域と、選択酸化膜の境界部分のｐ型不
純物、ｎ型不純物が、基板表面から十分シリコン内部に
１人って行かず、この境界部分で、電流リーク、又はコ
ンタクトの窓を開けるために、酸化膜２をエツチングす
る時などに、少しのオーバエッチで第１図（ｇ）のよう
に、ｐ型領域７が表面に剥き出すようになり、電極９を
付けた・：）。
時に、ショートを起こす原因になる。さらに、抵抗等の
形成部分では、抵抗値がバーズビークのバラツキの影譬
を受は大きくパランくようになシ、回路特性に悪影響を
及はす。
形成部分では、抵抗値がバーズビークのバラツキの影譬
を受は大きくパランくようになシ、回路特性に悪影響を
及はす。
又、他の方法では、第１図（ａ）の状態から、窒化膜２
３領域以外の酸化膜２２とシリコン２１をエツチングし
シリコン基板２１に角２１′を設は第２図（ａ）の状態
にしてから、選択酸化を行なう方法があるが、この場合
は、第２図（ｂ）のように１バーズビークは、小さくな
るが、選択酸化の時図のｘ印のように角の部分に応力が
集中し、シリコン結晶に雀が生じ、結晶欠陥を発生させ
る。また、ドライエッチによシ、シリコンをエツチング
する場合は、装置からの、重金属郷の汚染もあり、０８
Ｆ等の結晶欠陥を発生させる。このような状態で、選択
酸化膜と十分接近するようなｐ型領域、ｎ型領域を形成
すると、電流リークを起こし、そのため、デバイスの特
性を悪化させ、歩留シの悪い、信頼性の低い半導体装置
となる。
３領域以外の酸化膜２２とシリコン２１をエツチングし
シリコン基板２１に角２１′を設は第２図（ａ）の状態
にしてから、選択酸化を行なう方法があるが、この場合
は、第２図（ｂ）のように１バーズビークは、小さくな
るが、選択酸化の時図のｘ印のように角の部分に応力が
集中し、シリコン結晶に雀が生じ、結晶欠陥を発生させ
る。また、ドライエッチによシ、シリコンをエツチング
する場合は、装置からの、重金属郷の汚染もあり、０８
Ｆ等の結晶欠陥を発生させる。このような状態で、選択
酸化膜と十分接近するようなｐ型領域、ｎ型領域を形成
すると、電流リークを起こし、そのため、デバイスの特
性を悪化させ、歩留シの悪い、信頼性の低い半導体装置
となる。
本発明は上記従来の欠点を除去し、素子領域内にくい込
むバーズビークの大きさと、バラツキを小さくシ、また
２回目の選択酸化時の応力を緩和することにより、結晶
欠陥を入らないようＫして素子寸法のバランかない、き
れいな接合で電流リークのないキャリアのモビリティ−
を低下させない信頼性の高い半導体装置を提供すること
を目的とするものである。
むバーズビークの大きさと、バラツキを小さくシ、また
２回目の選択酸化時の応力を緩和することにより、結晶
欠陥を入らないようＫして素子寸法のバランかない、き
れいな接合で電流リークのないキャリアのモビリティ−
を低下させない信頼性の高い半導体装置を提供すること
を目的とするものである。
本発明によれば、シリコン半導体基板の素子形成領域を
含む表面にパターンニングされた耐酸化性被膜を形成し
、該被膜の除去された領域のシリコンを適当な探さに除
去した後前記耐酸化性被膜のパターンよシ内側に小さく
該耐酸化性被膜を再度パターンニングし、該耐酸化性被
膜をマスクにして、素子形成領域以外をシリコン酸化物
に変換することを特徴とする半導体装置の製造方法を提
供することができる。
含む表面にパターンニングされた耐酸化性被膜を形成し
、該被膜の除去された領域のシリコンを適当な探さに除
去した後前記耐酸化性被膜のパターンよシ内側に小さく
該耐酸化性被膜を再度パターンニングし、該耐酸化性被
膜をマスクにして、素子形成領域以外をシリコン酸化物
に変換することを特徴とする半導体装置の製造方法を提
供することができる。
以下、本発明の実施例を図面によって詳細に説明する。
第３図（ａ）においては、第１図（ｂ）の状態から一歩
進めた図面であり、３１はシリコン基板、３３は酸化膜
３２の上ＫＣＶＤ法によって形成された窒化膜、３４は
選択的に酸化された熱酸化膜であシ、３５はそのとき、
窒化膜３３の上に形成された酸化膜かＣＶＤ法によりて
形成された酸化膜である。
進めた図面であり、３１はシリコン基板、３３は酸化膜
３２の上ＫＣＶＤ法によって形成された窒化膜、３４は
選択的に酸化された熱酸化膜であシ、３５はそのとき、
窒化膜３３の上に形成された酸化膜かＣＶＤ法によりて
形成された酸化膜である。
そして、３６は第１図（ａ）のパターンニングされた窒
化膜３よシも小さく、（例えば〜４μｍ）形成したフォ
トレジストである。初めに、このフォトレジストをマス
クとして、酸化膜３４．３５をエツチングし、該フォト
レジスト３６を剥離した、第３図（ｂ）の状態から残り
た酸化膜３５をマスクとして、窒化膜３３をエツチング
しく第３図（Ｃ））、この第１図（ａ）のパターンニン
グされた窒化膜３３よシも小さい窒化膜３７をマスクに
して、選択酸化を行ない（第３図（ｄ） ） ％骸窒化
膜３７又は、酸化膜３２又は、そのいずれもを除去した
上から、イオン注入等で、ｐ型不純物、ｎ型不純物を注
入し、ｐ型領域３９、ｎ型領域４０を形成する（第３図
（ｅ））。その後、コンタクトの窓を開けて第３図げ）
のように電極４１を形成する。また、他の方法では、第
４図に示すように第１図（ｂ）の状態から、酸化膜、窒
化膜をすべて除去しｉ＜−４図（ａ） ） 、新その上
にＣＶＤ法によシ窒化膜（１０００〜２０００Ａ）４３
を乗せ、フォトレジストによるリソグラフイーによシエ
ッチングし、第１図（ａ）のマスク窒化膜４３よりも小
さい窒化膜４４を残して第４図（ｃ）の状態にする。そ
の後、窒化膜４４をマスクにして、２回目の選択酸化を
行ない前記方法で説明した第３図（ｄ）の状態にする。
化膜３よシも小さく、（例えば〜４μｍ）形成したフォ
トレジストである。初めに、このフォトレジストをマス
クとして、酸化膜３４．３５をエツチングし、該フォト
レジスト３６を剥離した、第３図（ｂ）の状態から残り
た酸化膜３５をマスクとして、窒化膜３３をエツチング
しく第３図（Ｃ））、この第１図（ａ）のパターンニン
グされた窒化膜３３よシも小さい窒化膜３７をマスクに
して、選択酸化を行ない（第３図（ｄ） ） ％骸窒化
膜３７又は、酸化膜３２又は、そのいずれもを除去した
上から、イオン注入等で、ｐ型不純物、ｎ型不純物を注
入し、ｐ型領域３９、ｎ型領域４０を形成する（第３図
（ｅ））。その後、コンタクトの窓を開けて第３図げ）
のように電極４１を形成する。また、他の方法では、第
４図に示すように第１図（ｂ）の状態から、酸化膜、窒
化膜をすべて除去しｉ＜−４図（ａ） ） 、新その上
にＣＶＤ法によシ窒化膜（１０００〜２０００Ａ）４３
を乗せ、フォトレジストによるリソグラフイーによシエ
ッチングし、第１図（ａ）のマスク窒化膜４３よりも小
さい窒化膜４４を残して第４図（ｃ）の状態にする。そ
の後、窒化膜４４をマスクにして、２回目の選択酸化を
行ない前記方法で説明した第３図（ｄ）の状態にする。
尚、４５はシリコン基板である。このようにすることに
よシ、窒化膜下の酸化膜３２．４４のサイドからのエツ
チングが起こらず、素子領域にくい込むバーズビークが
小さくなシ、バラツキも小さくなる。このため、素子領
域と選択酸化膜の境界部分のｐ層領域とｎ型領域が基板
表面から、十分シリコン内部に入シ、接合がきれいに形
成されコンタクトの窓を開けるために多少酸化膜をエツ
チングオーバとなっても、十分針えうるようになる。さ
らに、抵抗等をこの選択酸化で形成する部分では、バー
ズビークの大きさが小さくバラツキも小さいため、精度
の良い５１゜ 抵抗値を出すことができ□・る。また、第３図（Ｃ）、
第４図（Ｃ）よシ選択酸化膜のエツチングされた角３１
′。
よシ、窒化膜下の酸化膜３２．４４のサイドからのエツ
チングが起こらず、素子領域にくい込むバーズビークが
小さくなシ、バラツキも小さくなる。このため、素子領
域と選択酸化膜の境界部分のｐ層領域とｎ型領域が基板
表面から、十分シリコン内部に入シ、接合がきれいに形
成されコンタクトの窓を開けるために多少酸化膜をエツ
チングオーバとなっても、十分針えうるようになる。さ
らに、抵抗等をこの選択酸化で形成する部分では、バー
ズビークの大きさが小さくバラツキも小さいため、精度
の良い５１゜ 抵抗値を出すことができ□・る。また、第３図（Ｃ）、
第４図（Ｃ）よシ選択酸化膜のエツチングされた角３１
′。
４１′から素子領域が離れるため、２回目の選択酸化の
時の応力が緩和され、結晶欠陥の入らない、キャリアの
モビリティの低下しない、信鯛性の高い半導体装置を提
供する仁とになる。
時の応力が緩和され、結晶欠陥の入らない、キャリアの
モビリティの低下しない、信鯛性の高い半導体装置を提
供する仁とになる。
また、他の例では第５図に示すように１前記工程（第４
図（Ｊｌ）〜（Ｃ））と同様な処理を行ない、第２図（
Ｊｌ）のマスク窒化膜よシも小さい窒化膜５３を残し、
第５図（ａ）の状態を作る。その後こＯ窒化膜ｓ３をマ
スクとして、選択酸化を行なうむとｋよ〕、第５図（ｂ
）に示すＸ印のように、角の部分に集中した応力による
歪又は、結晶欠陥が発生する。しかし、素子領域がこの
歪、結晶欠陥から離れていゐため、電流リークのない半
導体装置を提供できるようになる。
図（Ｊｌ）〜（Ｃ））と同様な処理を行ない、第２図（
Ｊｌ）のマスク窒化膜よシも小さい窒化膜５３を残し、
第５図（ａ）の状態を作る。その後こＯ窒化膜ｓ３をマ
スクとして、選択酸化を行なうむとｋよ〕、第５図（ｂ
）に示すＸ印のように、角の部分に集中した応力による
歪又は、結晶欠陥が発生する。しかし、素子領域がこの
歪、結晶欠陥から離れていゐため、電流リークのない半
導体装置を提供できるようになる。
このように１本発明は素子領域内にくい込むバーズビー
クの大きさ、とバラツキを小さくシ、マた２回目の選択
酸化時の応力を緩和することｋよシ、結晶欠陥を入らな
いようＫして、素子寸法のバランかない、きれいな接合
で電流リークＯないキャリアのモビリティ−を低下させ
ない半導体装置を提供する。
クの大きさ、とバラツキを小さくシ、マた２回目の選択
酸化時の応力を緩和することｋよシ、結晶欠陥を入らな
いようＫして、素子寸法のバランかない、きれいな接合
で電流リークＯないキャリアのモビリティ−を低下させ
ない半導体装置を提供する。
第１図と第２図は、従来の選択酸化の方法を説明するた
めの断面図。第３図乃至第５図は、それぞれ本発明の詳
細な説明するための断面図。 図中の番号１，２１，３１，４５，５１はシリコン基板
を示し、２ 、２２ 、３２ 、３５ 、４２ 。 ５２は酸化膜を示し、３，２３，３３，４３．５３は窒
化膜を示し、４．２４．３４．５４は選択酸化膜を示し
、５．３８は２回目の選択酸化膜を示し、６はイオンビ
ームを示し、７．３９はｐ層領域を示し、８．４０はｎ
型領域を示し、９．４１は電極を示し、３６はフォトレ
ジストを示し、３７はパターンニングした窒化膜、酸化
膜を示し、１′。 ２１’ 、 ３１’ 、 ４１’ 、 ５１’はシリコ
ン基板の角を示し、図面Ｘ印は、シリコン基板の歪、結
晶欠陥を示す。 ｔＱ） （ｂ） （Ｃ） （σ） 爲 ／ （２） ＜Ｃ） ＜ｆ＋ （７ン 孔 ？ ７ （（１） ｔｂ） Ｌ 、３ 図 （σン 篤 ３ 図 （ｆ） η ４ 図 （θン ｔｂ） ＣＣ）
めの断面図。第３図乃至第５図は、それぞれ本発明の詳
細な説明するための断面図。 図中の番号１，２１，３１，４５，５１はシリコン基板
を示し、２ 、２２ 、３２ 、３５ 、４２ 。 ５２は酸化膜を示し、３，２３，３３，４３．５３は窒
化膜を示し、４．２４．３４．５４は選択酸化膜を示し
、５．３８は２回目の選択酸化膜を示し、６はイオンビ
ームを示し、７．３９はｐ層領域を示し、８．４０はｎ
型領域を示し、９．４１は電極を示し、３６はフォトレ
ジストを示し、３７はパターンニングした窒化膜、酸化
膜を示し、１′。 ２１’ 、 ３１’ 、 ４１’ 、 ５１’はシリコ
ン基板の角を示し、図面Ｘ印は、シリコン基板の歪、結
晶欠陥を示す。 ｔＱ） （ｂ） （Ｃ） （σ） 爲 ／ （２） ＜Ｃ） ＜ｆ＋ （７ン 孔 ？ ７ （（１） ｔｂ） Ｌ 、３ 図 （σン 篤 ３ 図 （ｆ） η ４ 図 （θン ｔｂ） ＣＣ）
Claims (1)
- シリコン半導体基板の素子形成領域を含む表面にパター
ンニングされ九耐酸化性黴膜を形成し、該被膜の除去さ
れた領域のシリコンを適蟲な深さに除去した後、前記耐
酸化性被膜のパターンよシー内側に小さく、該耐酸化性
被膜を再度パターンニングし、該耐酸化性被膜をＶスフ
にして、素子形成領域以外をシリコン酸化物に変換する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6778782A JPS58184739A (ja) | 1982-04-22 | 1982-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6778782A JPS58184739A (ja) | 1982-04-22 | 1982-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184739A true JPS58184739A (ja) | 1983-10-28 |
Family
ID=13355010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6778782A Pending JPS58184739A (ja) | 1982-04-22 | 1982-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888301A (en) * | 1987-09-30 | 1989-12-19 | Siemens Aktiengesellschaft | Method for generating a sunken oxide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577153A (en) * | 1978-12-06 | 1980-06-10 | Mitsubishi Electric Corp | Preparation of semiconductor device |
| JPS55111145A (en) * | 1979-02-20 | 1980-08-27 | Mitsubishi Electric Corp | Manufacturing method of semiconductor device |
-
1982
- 1982-04-22 JP JP6778782A patent/JPS58184739A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577153A (en) * | 1978-12-06 | 1980-06-10 | Mitsubishi Electric Corp | Preparation of semiconductor device |
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