JPS628018B2 - - Google Patents
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- JPS628018B2 JPS628018B2 JP3713680A JP3713680A JPS628018B2 JP S628018 B2 JPS628018 B2 JP S628018B2 JP 3713680 A JP3713680 A JP 3713680A JP 3713680 A JP3713680 A JP 3713680A JP S628018 B2 JPS628018 B2 JP S628018B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Description
【発明の詳細な説明】
本発明はシリコンウエハ等の半導体基体の処理
方法、特にリンゲツタリング処理に関するもので
ある。
方法、特にリンゲツタリング処理に関するもので
ある。
従来のシリコンデバイスの製造工程において
は、リンゲツタリング処理をシリコンウエハの裏
面に施すことにより、積層欠陥のようなプロセス
上で誘起される結晶欠陥の発生を抑止でき、また
シリコンデバイスの電気特性（例えばgeneration
life time）を改善できることがよく知られてい
る。
は、リンゲツタリング処理をシリコンウエハの裏
面に施すことにより、積層欠陥のようなプロセス
上で誘起される結晶欠陥の発生を抑止でき、また
シリコンデバイスの電気特性（例えばgeneration
life time）を改善できることがよく知られてい
る。
しかしながら、シリコンウエハの裏面に燐拡散
を行なう際に表面側にも燐が拡散されると、デバ
イスの機能に悪影響があるので、ピンホールの少
ない拡散阻止層が表面側に必要となるが、理想的
な拡散阻止層（普通はSiO2膜）を形成すること
は困難であり、しかも工程も複雑となる。従来の
ゲツタリング処理では、シリコンデバイスの製造
工程の初期段階で行なわれており、まずCVDに
よるSiO2膜をウエハの表面にのみ形成し、次い
で裏側に燐拡散を行なつてから表面側のSiO2膜
を除去している。この場合には、上述のように
SiO2膜中のピンホールを通じてウエハ表面へ燐
が拡散してしまい、ミスフイツト転位又は点欠陥
が導入されることになる。この結果、以後の熱酸
化プロセスにおいて欠陥が析出して積層欠陥の発
生核を形成してしまう。しかも、CVDによる
SiO2膜を形成したとき、及びそれを除去したと
きにシリコンウエハの表面が汚染される場合があ
り、以後のフオトレジスト工程でのトラブルの原
因となる。
を行なう際に表面側にも燐が拡散されると、デバ
イスの機能に悪影響があるので、ピンホールの少
ない拡散阻止層が表面側に必要となるが、理想的
な拡散阻止層（普通はSiO2膜）を形成すること
は困難であり、しかも工程も複雑となる。従来の
ゲツタリング処理では、シリコンデバイスの製造
工程の初期段階で行なわれており、まずCVDに
よるSiO2膜をウエハの表面にのみ形成し、次い
で裏側に燐拡散を行なつてから表面側のSiO2膜
を除去している。この場合には、上述のように
SiO2膜中のピンホールを通じてウエハ表面へ燐
が拡散してしまい、ミスフイツト転位又は点欠陥
が導入されることになる。この結果、以後の熱酸
化プロセスにおいて欠陥が析出して積層欠陥の発
生核を形成してしまう。しかも、CVDによる
SiO2膜を形成したとき、及びそれを除去したと
きにシリコンウエハの表面が汚染される場合があ
り、以後のフオトレジスト工程でのトラブルの原
因となる。
他方、上記のような拡散阻止層を設けないゲツ
タリング法では、ウエハ表面にも燐が直接拡散す
るので、能動領域の積層欠陥密度が増大し、不適
当である。
タリング法では、ウエハ表面にも燐が直接拡散す
るので、能動領域の積層欠陥密度が増大し、不適
当である。
本発明は、上述のような欠点を解消すべくなさ
れたものであつて、半導体基体の一方の面（第１
主面）上に拡散阻止層を形成し、次いでこの半導
体基体の前記一方の面の裏面側から燐を拡散し、
次いで前記拡散阻止層と共に前記半導体基体の前
記一方の面の表面領域を所定深さまで除去するこ
とを特徴とする半導体基体の処理方法に係るもの
である。この方法によつて、たとえ燐（リン）が
第１主面側に拡散しても、その燐がデバイスに悪
影響を及ぼさないようにすることができる上に、
第１主面の汚染も防止でき、更に全体としてのデ
バイス製造工程を簡略化できる。
れたものであつて、半導体基体の一方の面（第１
主面）上に拡散阻止層を形成し、次いでこの半導
体基体の前記一方の面の裏面側から燐を拡散し、
次いで前記拡散阻止層と共に前記半導体基体の前
記一方の面の表面領域を所定深さまで除去するこ
とを特徴とする半導体基体の処理方法に係るもの
である。この方法によつて、たとえ燐（リン）が
第１主面側に拡散しても、その燐がデバイスに悪
影響を及ぼさないようにすることができる上に、
第１主面の汚染も防止でき、更に全体としてのデ
バイス製造工程を簡略化できる。
以下、本発明をシリコンウエハに適用した実施
例を図面に付き述べる。
例を図面に付き述べる。
第１図〜第４図は第１の実施例を示すものであ
る。
る。
この実施例によれば、まず第１図に示すよう
に、ボロンをドープした10〜15Ω・cmの無転位
CZ結晶からなる厚さ400μのシリコンウエハ１の
表面に、CVDによつてSiO2膜２を5000Å以上の
厚さに形成する。このSiO2膜はCVDによるので
１μ程度と厚く成長することができ、後述の燐拡
散に対する拡散マスクとなるものである。
に、ボロンをドープした10〜15Ω・cmの無転位
CZ結晶からなる厚さ400μのシリコンウエハ１の
表面に、CVDによつてSiO2膜２を5000Å以上の
厚さに形成する。このSiO2膜はCVDによるので
１μ程度と厚く成長することができ、後述の燐拡
散に対する拡散マスクとなるものである。
次いで第２図に示すように、ウエハ１の裏面か
ら、1100℃以上の温度で１時間以上に亘つて燐を
高濃度に熱拡散（xj〜４μ）させる。この結果、
裏面側には燐拡散層３と燐ガラス層４とが夫夫形
成される。
ら、1100℃以上の温度で１時間以上に亘つて燐を
高濃度に熱拡散（xj〜４μ）させる。この結果、
裏面側には燐拡散層３と燐ガラス層４とが夫夫形
成される。
次いで第３図に示すように、裏面の燐ガラス層
４上にCVDによつて厚さ2000Å以上のSiO2膜５
を成長させる。
４上にCVDによつて厚さ2000Å以上のSiO2膜５
を成長させる。
次いで第４図に示すように、ウエハ１の表面側
のSiO2膜２を除去し、更にウエハ表面領域を鏡
面研磨（MCP加工）によつて10μ以上、例えば
20〜40μの深さ（第３図の仮想線の位置）まで除
去する。
のSiO2膜２を除去し、更にウエハ表面領域を鏡
面研磨（MCP加工）によつて10μ以上、例えば
20〜40μの深さ（第３図の仮想線の位置）まで除
去する。
以上述べた方法によれば、第２図の燐拡散時に
はウエハ表面にSiO2膜２が存在するので、その
表面側への燐の拡散（out diffusion）を効果的に
抑制できる。このために、以後の熱酸化工程
（900℃以上）で積層欠陥の発生が大巾に減ること
になる。しかもこの場合、第４図の工程でウエハ
表面領域を10μ以上除去しているので、SiO2膜
２中のピンホールを通じて燐がout diffusionして
も、これによる影響を殆んどなくすることができ
る。また、従来不可避であつたSiO2膜形成及び
その除去による表面汚染も、SiO2膜２と共にウ
エハ表面領域を除去していることによつて、全く
皆無にすることができる。なお第３図の工程では
裏面にSiO2膜５を設けているので、熱処理時に
特に燐ガラス層４からのout diffusionも防止さ
れ、清浄なデバイスを作ることができる。また、
この実施例による方法は、シリコンウエハの加工
時の任意の工程に組み入れることができるので、
シリコンデバイス製造の工程数が減少し、歩留り
の向上が期待できる。
はウエハ表面にSiO2膜２が存在するので、その
表面側への燐の拡散（out diffusion）を効果的に
抑制できる。このために、以後の熱酸化工程
（900℃以上）で積層欠陥の発生が大巾に減ること
になる。しかもこの場合、第４図の工程でウエハ
表面領域を10μ以上除去しているので、SiO2膜
２中のピンホールを通じて燐がout diffusionして
も、これによる影響を殆んどなくすることができ
る。また、従来不可避であつたSiO2膜形成及び
その除去による表面汚染も、SiO2膜２と共にウ
エハ表面領域を除去していることによつて、全く
皆無にすることができる。なお第３図の工程では
裏面にSiO2膜５を設けているので、熱処理時に
特に燐ガラス層４からのout diffusionも防止さ
れ、清浄なデバイスを作ることができる。また、
この実施例による方法は、シリコンウエハの加工
時の任意の工程に組み入れることができるので、
シリコンデバイス製造の工程数が減少し、歩留り
の向上が期待できる。
また本実施例において、特に第４図の工程でウ
エハ表面領域の除去深さを10μ以上としているこ
とが非常に重要である。つまり、本発明者は、
SiO2膜２のピンホールを通じての燐拡散の影響
（ミスフイツト転位に基く積層欠陥の成長）はウ
エハ表面から10μ程度、場合によつてはそれ以上
の深さまで存在することを確認している。従つ
て、上述のように、燐拡散の影響が存在する領域
以上に亘つて（即ちウエハ表面から10μ以上の深
さまで）ウエハ表面領域を除去すれば、ミスフイ
ツト転位を完全に除去でき、積層欠陥の発生を著
しく抑制することができる。なお、積層欠陥の発
生状況は、ウエハ表面をウエツト酸化（1100℃、
湿潤O2中、２時間）してから、選択エツチング
を行ない、深さ方向の欠陥密度を測定することに
より観察した。
エハ表面領域の除去深さを10μ以上としているこ
とが非常に重要である。つまり、本発明者は、
SiO2膜２のピンホールを通じての燐拡散の影響
（ミスフイツト転位に基く積層欠陥の成長）はウ
エハ表面から10μ程度、場合によつてはそれ以上
の深さまで存在することを確認している。従つ
て、上述のように、燐拡散の影響が存在する領域
以上に亘つて（即ちウエハ表面から10μ以上の深
さまで）ウエハ表面領域を除去すれば、ミスフイ
ツト転位を完全に除去でき、積層欠陥の発生を著
しく抑制することができる。なお、積層欠陥の発
生状況は、ウエハ表面をウエツト酸化（1100℃、
湿潤O2中、２時間）してから、選択エツチング
を行ない、深さ方向の欠陥密度を測定することに
より観察した。
本実施例により得られる具体的な電気特性とし
ては、製造されたデバイスのライフタイムが殆ん
ど１ｍsec以上の値を有し、2.6ｍsecまで長くな
ることが確認されている。これは、従来のライフ
タイムの値を凌ぐものであり、上述の燐ゲツタリ
ング処理法の優位性を示している。
ては、製造されたデバイスのライフタイムが殆ん
ど１ｍsec以上の値を有し、2.6ｍsecまで長くな
ることが確認されている。これは、従来のライフ
タイムの値を凌ぐものであり、上述の燐ゲツタリ
ング処理法の優位性を示している。
第５図〜第７図に示す例は、主としてウエハ裏
面の燐拡散層からの燐のout diffusionをより効果
的に防止しようとするものである。
面の燐拡散層からの燐のout diffusionをより効果
的に防止しようとするものである。
従来法及び上述の例では、裏面への燐拡散後に
燐ガラス層４を除去せず、CVDによるSiO2膜５
又はポリSi膜、Si3N4膜等を形成して燐の外部拡
散を防止している。しかしこの場合には、ウエハ
表面側の酸化膜の除去や窓明けの工程で、エツチ
ヤントである弗酸（HF）がウエハのエツジから
SiO2膜５と燐ガラス層４との界面に浸透して
SiO2膜５を剥離せしめてしまう。この結果、燐
ガラス層４からの外部拡散が防止できない上に、
剥離した膜の一部分がウエハ表面側に付着して汚
染を生じる恐れがある。
燐ガラス層４を除去せず、CVDによるSiO2膜５
又はポリSi膜、Si3N4膜等を形成して燐の外部拡
散を防止している。しかしこの場合には、ウエハ
表面側の酸化膜の除去や窓明けの工程で、エツチ
ヤントである弗酸（HF）がウエハのエツジから
SiO2膜５と燐ガラス層４との界面に浸透して
SiO2膜５を剥離せしめてしまう。この結果、燐
ガラス層４からの外部拡散が防止できない上に、
剥離した膜の一部分がウエハ表面側に付着して汚
染を生じる恐れがある。
この問題点を解消するために、裏面燐拡散後
に、第５図に示すように燐ガラス層４を除去し、
次いで第６図に示すようにCVDによりポリSi又
はSi3N4等のCVD膜６，７をウエハ裏面及び表面
側に夫々形成する。次いで第７図のようにプラズ
マエツチングによつて、表面側のCVD膜７のみ
を除去し、更にSiO2膜２を除去する。
に、第５図に示すように燐ガラス層４を除去し、
次いで第６図に示すようにCVDによりポリSi又
はSi3N4等のCVD膜６，７をウエハ裏面及び表面
側に夫々形成する。次いで第７図のようにプラズ
マエツチングによつて、表面側のCVD膜７のみ
を除去し、更にSiO2膜２を除去する。
このようにすれば、燐ガラス層４の除去による
外部拡散の防止を図れると共に、これ迄の裏面の
拡散防止膜が存在していないためにその剥離によ
る問題が一切生じない。なお、第５図に仮想線で
示す位置、つまり燐拡散層３以上の深さまで、ウ
エハの裏面領域を除去すると、燐ゲツタリング効
果はやゝ劣化するが、燐の外部拡散の防止効果は
向上する。但、再度燐拡散を行なえば、以後の酸
化工程でウエハ内部にバルク型の積層欠陥密度が
増大し、この欠陥によるintrinsic getteringの効
果がある。外部拡散防止効果が良くなるので、第
６図のようにCVD膜６で裏面をカバーする必要
のないことは勿論である。なお第５図の仮想線位
置までの深さ（つまり燐拡散層３からのウエハ裏
面領域の除去深さ）は、燐の拡散条件により異な
るが、Ｐ型ウエハの場合には反転層の深さxjと同
程度〜倍程度の範囲であるのがよい。この範囲で
は、結晶引上げ時にドープされてしまうO2によ
る欠陥が燐拡散で刺激される裏面領域はなお残つ
ているので、上記のように燐拡散層３を完全に除
去してもゲツタリング効果は充分に期待できる。
外部拡散の防止を図れると共に、これ迄の裏面の
拡散防止膜が存在していないためにその剥離によ
る問題が一切生じない。なお、第５図に仮想線で
示す位置、つまり燐拡散層３以上の深さまで、ウ
エハの裏面領域を除去すると、燐ゲツタリング効
果はやゝ劣化するが、燐の外部拡散の防止効果は
向上する。但、再度燐拡散を行なえば、以後の酸
化工程でウエハ内部にバルク型の積層欠陥密度が
増大し、この欠陥によるintrinsic getteringの効
果がある。外部拡散防止効果が良くなるので、第
６図のようにCVD膜６で裏面をカバーする必要
のないことは勿論である。なお第５図の仮想線位
置までの深さ（つまり燐拡散層３からのウエハ裏
面領域の除去深さ）は、燐の拡散条件により異な
るが、Ｐ型ウエハの場合には反転層の深さxjと同
程度〜倍程度の範囲であるのがよい。この範囲で
は、結晶引上げ時にドープされてしまうO2によ
る欠陥が燐拡散で刺激される裏面領域はなお残つ
ているので、上記のように燐拡散層３を完全に除
去してもゲツタリング効果は充分に期待できる。
以上述べた例は、本発明の技術的思想に基いて
更に変形可能である。例えば、拡散阻止層の材質
はSiO2以外の他のCVD膜であつてもよい。また
第１主面の除去方法も機械化学的方法に限らず、
他のエツチング方法で行つてもよい。
更に変形可能である。例えば、拡散阻止層の材質
はSiO2以外の他のCVD膜であつてもよい。また
第１主面の除去方法も機械化学的方法に限らず、
他のエツチング方法で行つてもよい。
本発明は上述したように、第１主面上に拡散阻
止層を設けた状態で第１主面の裏面側から燐拡散
し、拡散阻止層と共に第１主面を所定深さまで除
去しているので、第１主面への燐の外部拡散を減
少させ得る上に、この外部拡散が生じても次の除
去工程でその拡散の影響のある領域が除去される
ために欠陥の成長を抑制できる。また拡散阻止層
を含む表面領域を除去しているので、拡散阻止層
の剥離等による第１主面の汚染も防止できる。更
にこの方法は加工工程に任意に組み込めるから、
工程数を減らし、全体としてデバイスの製造を簡
略化できる。
止層を設けた状態で第１主面の裏面側から燐拡散
し、拡散阻止層と共に第１主面を所定深さまで除
去しているので、第１主面への燐の外部拡散を減
少させ得る上に、この外部拡散が生じても次の除
去工程でその拡散の影響のある領域が除去される
ために欠陥の成長を抑制できる。また拡散阻止層
を含む表面領域を除去しているので、拡散阻止層
の剥離等による第１主面の汚染も防止できる。更
にこの方法は加工工程に任意に組み込めるから、
工程数を減らし、全体としてデバイスの製造を簡
略化できる。
図面は本発明をシリコンウエハに適用した実施
例を示すものであつて、第１図〜第４図はウエハ
の処理方法を工程順に示す夫々の断面図、第５図
〜第７図は別の処理方法を工程順に示す夫々の断
面図である。 なお図面に用いられている符号において、２，
５……SiO2膜、３……燐拡散層、４……燐ガラ
ス層、６，７……CVD膜、である。
例を示すものであつて、第１図〜第４図はウエハ
の処理方法を工程順に示す夫々の断面図、第５図
〜第７図は別の処理方法を工程順に示す夫々の断
面図である。 なお図面に用いられている符号において、２，
５……SiO2膜、３……燐拡散層、４……燐ガラ
ス層、６，７……CVD膜、である。
Claims (1)
- １ 半導体基体の一方の面上に拡散阻止層を形成
し、次いでこの半導体基体の前記一方の面の裏面
側から燐を拡散し、次いで前記拡散阻止層と共に
前記半導体基体の前記一方の面の表面領域を所定
深さまで除去することを特徴とする半導体基体の
処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3713680A JPS56133839A (en) | 1980-03-24 | 1980-03-24 | Process for semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3713680A JPS56133839A (en) | 1980-03-24 | 1980-03-24 | Process for semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133839A JPS56133839A (en) | 1981-10-20 |
| JPS628018B2 true JPS628018B2 (ja) | 1987-02-20 |
Family
ID=12489192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3713680A Granted JPS56133839A (en) | 1980-03-24 | 1980-03-24 | Process for semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453850Y2 (ja) * | 1986-02-27 | 1992-12-17 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771009A (en) * | 1985-06-17 | 1988-09-13 | Sony Corporation | Process for manufacturing semiconductor devices by implantation and diffusion |
-
1980
- 1980-03-24 JP JP3713680A patent/JPS56133839A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453850Y2 (ja) * | 1986-02-27 | 1992-12-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133839A (en) | 1981-10-20 |
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