KR960016008B1 - 반도체 장치의 소자분리막 형성방법 - Google Patents

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내용없음.

Description

반도체 장치의 소자분리막 형성방법

제1도는 종래의 소자분리막 형성 공정도.

제2도는 본 발명의 일실시예에 따른 소자분리막 형성 공정도.

제3도는 본 발명의 다른 실시예에 따른 소자분리막 형성 공정도.

제4도는 본 발명의 또 다른 실시예에 따른 소자분리막을 형성하기 위한 트렌치를 형성한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2, 4, 4' : 질화막

3, 7, 8 : 산화막 5 : 소자분리막

6 : 패드산회막 9 : 트렌치

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소자간 또는 셀 간의 분리를 위한 소자분리막의 형성 방법에 관한 것이다.

일반적으로, 하나의 웨이퍼는 여러개의 소자들이 형성되게 되는데, 이들 각 소자의 절연과 소자내의 각 셀간을 절연시키기 위해서는 소자분리를 위한 소자분리막 형성 공정이 수반되어야 한다.

종래의 소자분리막 형성 방법을 제1도를 참조하여 살펴보면 다음과 같다.

먼저, 제1도(a)와 같이 반도체 기판(1)상에 화학기상증착법 등을 이용 제1질화막(2), 산화막(3), 제2질화막(4)을 증착한 후, 제1도(b)에 도시된 바와 같이 포토마스크 공정을 통해서 소자분리 영역에 대한 식각을 실시한다.

이때, 과도식각을 하여 상기 제1질화막(2)을 확실히 제거한다.

다음, 제1도(c)와 같이, 열산화 공정을 이용 소자분리막(5)을 형성한 후, 제1도(d)와 같이, 제2질화막(4)과 제1산화막(3)을 차례로 제거한다.

끝으로, 제1도(e)와 같이 제1질화막(2)을 H₃PO₄를 사용 제거한다.

이상에서 설명한 바와 같이 이루어지는 종래기술은 반도체 기관 위에 제1질화막을 직접 형성하기 때문에 반도체 기판에 스트레스(stress)에 의한 결함이 발생하고, 필드산화시 활성영역 가장자리에서 버즈비크(Bird's Beak)와 같은 결함이 발생할때 심한 스트레스가 발생하여 가장자리에 격자 결함 등이 유발되므로써 활성영역의 소자 특성을 저하시켰다.

또한, 반도체 기판 상의 제1질화막을 H₃PO₄를 사용하여 제거함에 따라 활성영역 상부가 오염되거나 미세한 표면거칠음(Microroughness) 등이 발생하여 소자 특성을 저하시키는 문세점이 발생하였다.

상기 문제점을 해결하기 위해 안출된 본 발명은 반도체 기판의 스트레스를 완충시켜 주고, 활성영역의 오염 및 표면거칠음을 제거하여, 소자의 특성을 향상시키는 반도체 장치의 소자분리막 형성 방법을 제공함을그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 스트레스 완화를 위한 패드산화막과, 상기 반도체 기판의 산화 마스킹을 위한 제1질화막과, 스트레스 완화를 위한 제1산화막과, 버즈비크의 발생 억제를 위한 제2질화막과 및 이후의 식각공정으로부터 상기 제2질화막을 보호하는 제2산화막을 차례로 형성하는 제1단계; 포토마스크 공정을 통해 상기 제2산화막과 상기 제2질화막의 소정부위를 선택식각하되 잔류 제2질화막을 남기는 제2단계; 전체구조 상부에 스페이서 형성을 위한 제3산화막을 형성한 후, 상기 제3산화막을 스페이서 식각하고 계속해서 과도식각으로 드러나는 상기 잔류 제 2질화막과 그 하부지역의 상기 제1산화막, 상기 제1질화막및 상기 패드산화막을 식각하는 제3단계; 상기 스페이서 식각으로 잔류하는 상기 제3산화막및 상기 제2산화막을 제거하는 제4단계; 열산화 공정을 실시하여 필드산화막을 형성하는 제5단계; 상기 제2질화막과 제1산화막을 제거하는 제6단계; 및 상기 제1질화막을 산화시키고, 상기 산화된 제1질화막 및 상기 패드산화막을 제거하는 제7단계를 포함하여 이루어진다.

이하, 첨부된 도면 제2도 내지 제4도를 참조하여 본 발명의 실시예를 상세히 설명한디.

제2도는 본 발명의 일실시예에 따른 소자분리막 형성 공정도로서, 이를 통해 본 발명의 일실시예를 살펴본다.

먼저, 제2도(a)에 도시된 바와 같이 화학기상증착(CVD) 튜브(Tube)에서 O₂어닐링(Annealing)을 이용하여 반도체 기판(1)상에 패드산화막(6)을 20∼50Å 두께로 형성한 후, 상기 패드산화막(6)상에 CVD로 제1질화막(2)을 50∼200Å, CVD로 제1산화막(3)을 100∼500Å, 제2질화막(4)을 1500∼2500Å 두께로 차례로 증착한다.

이때 상기 패드산화막(6)은 반도체 기판의 스트레스 완충 기능을 하며, 상기 제2질화막(2)은 반도체 기판의 산화 방지 기능을 한다.

또한 상기 제1산화막(3)은 제1질화막(2)과 기판에 가해지는 스트레스 완충기능과 필드산화시 제2질화막(4) 가장자리에 집중되는 스트레스에 대한 완충기능을 하며 제2질화막(4)은 필드산화시 버즈비크가 길게 형성되는 것을 억제한다.

다음 제2도(b)에 도시된 바와 같이, 포토마스크 공정을 통해서 필드산화 영역의 상기 제2질화막(4), 제1산화막(3), 제1질화막(2), 패드산화막(5)을 차례로 식각한다.

이때, 상기 산화막(6, 3) 또는 질화막(2, 4)과 반도체 기판(1) 사이의 식각 선택도가 매우 높은 방법을 사용하여 과도식각을 한다.

또한 제1질화막(2)과 패드산화막(6)은 습식식각으로 제거할 수 있다.

상기 과정후 제2도(c)에 도시된 바와 같이 온도 950∼1200℃ 에서 습식 산화법을 사용하여 소자분리막(5)을 3500∼7000Å 두께로 형성한다.

끝으로, 제2도(d)와 같이 제2질화막(4)과 제1산화막(3)을 제거한 후, 계속해서 H₂SO₄+H₂O₂혼합용액을 사용하여 제1질화막(2)을 산화시킨 후, 산화된 제1질화막을 HF 또는 BOE(buffered oxide etchant)용액을 사용하여 제거한다. 이때, 제1질화막(2)의 제거는 H₃PO₄를 사용하지 않기 때문에 활성영역의 오염 및 미세한 표면거칠음을 방지할 수 있다. 그리고 패드산화막(6)을 동시에 제거할 수 있다.

제3도는 본 발명의 다른 실시예에 따른 소자분리막 형성 공정도이고, 제4도는 본 발명의 다른 실시예에 따라 소자분리막을 형성하기 위해 트렌치를 형성한 단면도로서, 이를 통해 본 발명의 다른 실시예를 살펴본다.

먼저, 제3도(a)에 도시된 바와 같이, 제2도(a)와 동일한 공정 상태에서 제2질화막(4)상에 제2산화막(7)을 500∼2500Å 두께로 더 증착한다.

제2산화막(7)은 이후의 스페이서 식각시 제2질화막(4)을 식각 분위기로부터 보호해 준다.

이어서, 포토마스크 공정을 통해서 소자분리막이 형성된 지역의 제2산화막(7)과 제2질화막(4)을 선택적으로 식각하되, 제2질화막(4)은 300∼500Å 정도 남겨 놓는다(도면부호 4').

이어서, 제 3 산화막(8)을 300∼1500Å 두께로 형성한다.

다음 제3도(c)에 도시된 바와 같이 상기 제3산화막(8)을 스페이서(Spacer) 식각한 후 계속해서 상기 잔류 제2질화막(4'), 제1산화막(3), 제1질화막(2), 패드산화막(6)을 동시에 과도 식각하여 소자분리 지역의 반도체 기판을 노출시킨다.

상기 제2산화막(7)은 식각 완료때까지 제거되지 않아 상기 제2질화막(4)을 보호한다.

계속해서 제3도(d)와 같이, 상기 제2산화막{7) 및 제3산화막(8)을 제거한 후, 온도 950∼1200℃ 에서 3000∼7000Å 두께의 소자분리막(5)을 형성한다.

끝으로, 제,3도(e)는 제2질화막(4)과 제1산화막(3)을 제거한 후, 계속해서 H₂SO₄+H₂O₂혼합용액을 사용하여 제1질화막(2)을 산화시킨 후, 산화된 제1질화막을 HF 또는 BOE(buffered oxide etchant) 용액을 사용하여 제거한다. 이때, 제1질화막(2)의 제거는 H₃PO₄를 사용하지 않기 때문에 활성영역의 오염 및 미세한 표면거칠음을 방지할 수 있다. 그리고, 패드산화막(6)을 동시에 제거할 수 있다.

이때, 제4도에 도시된 바와 같이, 제13도(c)까지의 공정단계 후 상기 패드산화막(6)에 비해 반도체 기판(1)의 식각 선뢰성이 높은 식각공정으로 반도체 기판을 200∼1200Å 깊이로 더 건식식각하여 트렌치(9)를 형성한 후, 필드산화를 실시하여 소자분리막을 형성할 수도 있다.

상기와 같이 이루어지는 본 발명은 버즈비크를 매우 적게 유지하면서 반도체 기판에 가해지는 스트레스에 의한 결함 발생률을 최소화할 수 있으며, 산화방지의 역할을 하는 질화막 제거시 산화시킨 다음 HF 및 BOE 용액을 사용하여 제거함으로써 활성영역의 오염 및 표면거칠음을 방지할 수 있고, 또한 소자분리막의 프로파일 및 균일도가 향상됨으로써 양호한 소자분리 특성을 얻을 수 있는 효과가 있다.

Claims (10)

1. 반도체 장치의 제조방법에 있어서, 반도체 기판(1)상에 스트레스 완화를 패드산화막(6)과, 상기 반도체 기판의 산화 마스킹을 위한 제1질화막(2)과, 스트레스 완화를 위한 제1산화막(3)과, 버즈비크의 발생 억제를 위한 제2질화막(4) 및 이후의 식각공정으로부터 상기 제2질화막(4)을 보호하는 제2산화막(7)을차례로 형성하는 제1단계; 포토마스크 공정을 통해 상기 제2산화막(7)과 상기 제2질화막(4)의 소정부위를 선택식각하되 잔류 제2질화막(4')을 남기는 제2단계; 전체구조 상부에 스페이서 형성을 위한 제3산화막(8)을 형성한 후, 상기 제3산화막(8)을 스페이서 식각하고 계속해서 과도식각으로 드러나는 상기 잔류 제2질화막(4')과 그 하부지역의 상기 제1산화막(3), 상기 제1질화막(2) 및 상기 패드산화막(6)을 식각하는 제3단계; 상기 스페이서 식각으로 잔류하는 상기 제3산화막(8) 및 상기 제2산화막(7)을 제거하는 제4단계; 열산화 공정을 실시하여 필드산화막(5)을 형성하는 제5단계; 상기 제2질화막(4)과 제1산화막(3)을 제거하는 제6단계; 및 상기 제1질화막(2)을 산화시키고, 상기 산화된 제 1 질화막 및 상기 패드산화막(6)을 제거하는 제7단계를 포함하여 이루어진 반도체 장치의 소자분리막 형성 방법.
2. 제1항에 있어서, 상기 제3단게에서 상기 패드산화막(6)을 식각한 후, 노출되는 상기 반도체 기판(1)을 소정두께 식각하는 제8단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
3. 제2항에 있어서, 상기 반도체 기판(1)의 식각두께는 200∼1200Å 인 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
4. 제1항 또는 제2항에 있어서, 상기 제7단계에서 상기 제1질화막(2)의 산화는 H₂SO₄+H₂O₂용액을 이용하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
5. 제1항 도는 제2항에 있어서, 상기 산화된 제1질화막(2) 및 상기 패드산화막(6)의 제거는 HF 또는 BOE 용액에서 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성 방법
6. 제1항 또는 제2항에 있어서, 상기 제1산화막을 화학기상증착에 의해 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
7. 제1항 또는 제2항에 있어서, 상기 패드산화막(2)을 상기 반도체 기판의 O₂어닐링에 의해 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
8. 제7항에 있어서, 상기 패드산화막(6)을 20∼50Å, 제1질화막을 50∼20Å , 제1산화막(3)을 100∼300Å , 제2질화막(4)을 1500∼2500Å , 제2산화막(7)을 1000∼2000Å 두께로 각각 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
9. 제8항에 있어서, 상기 잔류 제2질화막(4')은 300∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
10. 제9항에 있어서, 상기 필드산화막(5)은 950∼1200Å의 온도 범위에서 3000∼7000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성 방법.