KR100312980B1 - 필드산화막형성방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리(isolation) 공정에 관한 것이며, 변형된 LOCOS 공정을 이용하여 활성 영역의 가장자리 부분에서 게이트 산화막 특성의 열화를 방지할 수 있는 필드 산화막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 변형된 LOCOS 공정을 수행함에 있어서, 산화방지막(예컨대, 질화막) 스페이서를 셀프-스페이서(self-spacer) 방식으로 형성하여, 종래의 질화막 스페이서가 활성 영역의 실리콘 기판 표면 보다 낮은 위치에 제공됨에 따라 유발된 활성 영역 가장자리에서의 모트(moat) 발생을 구조적으로 방지함으로써 게이트 산화막의 특성을 개선하는 기술이다. 본 발명은 산화방지막 스페이서가 버퍼층(예컨대, 패드 산화막) 측벽을 덮지 못하는 단점을 해소하기 위하여 산화방지 처리된 버퍼층(예컨대, 질화산화막(nitrided pad oxide))을 사용한다.

Description

필드 산화막 형성방법{A method of forming field oxide}
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리(isolation) 공정에 관한 것이다.
종래 소자분리막 형성 공정 중 가장 대표적인 것이 패드 산화막(pad oxide)과 질화막(silicon nitride)으로 구성된 산화방지 마스크 패턴을 이용한 LOCOS(LOCal Oxidation of Silicon) 공정이다. LOCOS는 공정이 단순하고, 다른 공정에 비해 공정 중에 발생하는 결함이 매우 적기 때문에 양산 측면에서 가장 널리 이용되고 있다.
한편, LOCOS 공정은 버즈비크(bird's beak)가 길게 형성되는 문제가 있어 고집적 소자에는 직접 적용하기는 어렵지만, 기존의 LOCOS에 몇 가지 공정을 더 추가한 변형 LOCOS(Modified LOCOS) 공정으로 버즈비크를 최소화할 수 있다. 버즈비크 침투를 방지하는 가장 쉬운 방법은 산화제(oxidant) 침투의 통로가 되는 패드 산화막의 두께를 100Å 이하로 얇게 함과 동시에 산화방지막(oxidation-resistant film)인 질화막으로 측벽에 스페이서(spacer)를 형성하는 것이다.
첨부된 도면 도 1a 내지 도 1d는 질화막 스페이서를 이용한 종래의 소자분리 공정을 개략적으로 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11)을 열산화 방식으로 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition)법을 사용하여 질화막(12)을 증착한다. 이후 사진 공정을 진행한 후 필드 영역에 존재하는 질화막(12)을 선택적으로 식각해 낸다.
다음으로, 도 1b에 도시된 바와 같이 스페이서를 형성하기 위해 전체구조 상부에 질화막(13)을 다시 증착하고, 도 1c에 도시된 바와 같이 질화막(13)의 전면 식각을 실시하여 질화막(12) 패턴의 측벽에 질화막 스페이서(13a)를 형성한다.
첨부된 도면 도 1d는 질화막(12) 패턴 및 질화막 스페이서(13a)를 산화방지 마스크로 사용하여 필드 산화막(14)을 성장시킨 후의 상태를 도시한 것이다.
첨부된 도면 도 2a는 상기 도 1c에서 질화막 스페이서(13a) 부분을 확대해서 도시한 것으로, 도 1a 내지 도 1d에서 사용된 도면 부호를 동일하게 사용하였다. 일반적으로 버즈비크를 억제하기 위해 패드 산화막(11)의 두께를 100Å 이내로 얇게 형성하고 있으며, 동시에 질화막과 산화막의 건식 식각 선택비는 거의 비슷하기 때문에 상기 도 1a에서 필드 영역의 질화막(12)을 선택 식각하여 질화막 패턴을 형성하기 위해 과도 식각(over etch)을 실시할 때 도 2a에 도시된 바와 같이 "h" 만큼의 실리콘 기판(10)이 리세스(recess) 된다. 그 결과 질화막 스페이서(13a)의 바닥이 실리콘 기판(10)의 표면 아래에 위치하게 된다. 이때, 질화막 스페이서(13a)에 의해 패드 산화막(11)의 입구가 완전히 막혀 버즈비크 침투가 허용되지 않는다. 만약 단차 "h"가 존재하지 않으면 버즈비크가 길어지는 문제가 다시 발생한다.
이와 같이 질화막 스페이서를 이용한 변형 LOCOS 공정은 버즈비크 측면에서는 매우 우수하지만, 전기적 특성에 있어서는 매우 불리한 면이 있다. 첨부된 도면 도 2b는 상기 도 1d와 같이 필드 산화막(14)을 형성한 후, 질화막 스페이서(13a), 질화막(12) 및 패드 산화막(11)을 제거하고, 게이트 산화막(gate oxide)(15)을 성장시킨 상태를 도시한 것이다. 상기 도 2a의 단차 "h" 때문에 도시한 바와 같이 필드산화막(14)과 게이트 산화막(15)의 경계 부분이 함몰되어 모트(moat)를 유발하는 결과가 초래된다. 이 경우 게이트 전극(도시되지 않음)에 전압이 인가되면 활성 영역의 경계 부근에서 전기장(electric field)이 집중되어 게이트 산화막 열화의 원인이 된다. 또한, 활성 영역 가장자리 부분에 게이트 산화막이 성장되면 "T" 부분과 같이 게이트 산화막(15)의 씨닝현상(gate oxide thinning)이 발생하는 경우가 빈번하여 게이트 산화막(15)의 특성이 매우 열화되는 문제점이 있었다.
첨부된 도면 도 2c는 질화막 스페이서를 이용한 종래의 변형 LOCOS 공정을 사용하는 경우, 게이트 산화막의 특성을 도시한 것으로, 게이트 산화막의 파괴 전기장의 분포를 나타내는 실험데이터이다. 이때, 7MV/㎝ 이상의 파괴 전기장을 가지는 다이(die)를 양호한 다이로 볼 때, 양호한 다이의 분포가 약 5% 미만으로 매우낮음을 확인할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 변형된 LOCOS 공정을 이용하여 활성 영역의 가장자리 부분에서 게이트 산화막 특성의 열화를 방지할 수 있는 필드 산화막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 질화막 스페이서를 이용한 종래의 소자분리 공정도.
도 2a는 도 1c에서 질화막 스페이서 부분의 확대 단면도.
도 2b는 도 2a의 상태에서 필드 산화막 및 게이트 산화막을 형성한 상태의 단면도.
도 2c는 질화막 스페이서를 이용한 종래의 변형 LOCOS 공정을 사용하는 경우, 게이트 산화막의 특성도.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 필드 산화막 형성 공정도.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 필드 산화막 형성 공정도.
도 5a 및 도 5b는 기판 리세스를 이용하는 필드 산화 공정의 문제점을 도시한 단면도.
도 6은 기판 리세스를 이용하는 개선된 필드 산화 공정 조건(recipe)을 도시한 도면.
도 7은 본 발명의 제1 실시예에 따라 필드산화 공정을 진행한 경우, 게이트 산화막의 특성도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판 31 : 패드 산화막
31a : 질화산화막 32 : 질화막
33 : 포토레지스트 패턴 34 : 산화막
34a : 산화막 스페이서 32a : 질화막 스페이서
35 : 필드 산화막 36 : 게이트 산화막
본 발명은 변형된 LOCOS 공정을 수행함에 있어서, 산화방지막(예컨대, 질화막) 스페이서를 셀프-스페이서(self-spacer) 방식으로 형성하여, 종래의 질화막 스페이서가 활성 영역의 실리콘 기판 표면 보다 낮은 위치에 제공됨에 따라 유발된 활성 영역 가장자리에서의 모트 발생을 구조적으로 방지함으로써 게이트 산화막의 특성을 개선하는 기술이다. 본 발명은 산화방지막 스페이서가 버퍼층(예컨대, 패드 산화막) 측벽을 덮지 못하는 단점을 해소하기 위하여 산화방지 처리된 버퍼층(예컨대, 질화산화막(nitrided pad oxide))을 사용한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 필드 산화막 형성방법은, 반도체 기판 상에 산화방지 처리된 버퍼층을 형성하는 제1 단계; 상기 버퍼층 상부에 산화방지막을 형성하는 제2 단계; 필드 영역의 상기 산화방지막을 선택 식각하되, 그 일부 두께만큼 잔류시키는 제3 단계; 상기 제3 단계 수행 후, 전체구조 표면을 따라 희생막을 형성하는 제4 단계; 상기 희생막을 전면 식각하여 희생막 스페이서를 형성하고, 상기 희생막 스페이서에 의해 정의된 필드 영역의 상기 반도체 기판을 노출시키는 제5 단계; 상기 희생막 스페이서를 제거하는 제6 단계; 및 필드 산화를 실시하는 제7 단계를 포함하여 이루어진다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 필드 산화막 형성방법은, 반도체 기판 상에 산화방지 처리된 버퍼층을 형성하는 제1 단계; 상기 버퍼층 상부에 제1 산화방지막을 형성하는 제2 단계; 필드 영역의 상기 제1 산화방지막을 선택 식각하되, 그 일부 두께만큼 잔류시키는 제3 단계; 상기 제3 단계 수행 후, 전체구조 표면을 따라 제2 산화방지막을 형성하는 제4 단계; 상기 제2 산화방지막을 전면 식각하여 산화방지막 스페이서를 형성하고, 상기 산화방지막 스페이서에 의해 정의된 필드 영역의 상기 반도체 기판을 노출시키는 제5 단계; 및 필드 산화를 실시하는 제6 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 필드 산화막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 3a에 도시된 바와 같이 실리콘 기판(30)을 산화시켜 패드 산화막(31)을 형성한다. 그 두께는 50∼100Å으로 한다.
이어서, 도 3b에 도시된 바와 같이 패드 산화막(31)을 질화시켜질화산화막(31a)을 형성한다. 이때, 질화산화막(31a)은 암모니아(NH3) 분위기, 800∼900℃에서 패드 산화막(31)을 어닐(anneal)하여 형성할 수 있으며, 또한 질소 (Nitrogen) 이온을 5∼30 keV 의 에너지, 1×1014∼1×1016ions/㎠ 도즈(dose)로 실리콘 기판(30)에 매우 얕게 이온주입한 상태에서 패드 산화막(31)을 형성함으로써 형성할 수도 있다.
다음으로, 도 3c에 도시된 바와 같이 산화방지막인 질화막(32)을 1000∼2000Å 두께로 증착한 후, 사진 공정을 실시하여 예정된 필드 영역을 덮는 포토레지스트 패턴(33)을 형성한다.
계속하여, 도 3d에 도시된 바와 같이 통상의 건식 식각 방법으로 필드 영역의 질화막(32)의 선택 식각하고, 포토레지스트 패턴(33)을 제거한다. 이때, 필드 영역에 잔류되는 질화막의 두께(t)가 300∼700Å 정도가 되도록 한다.
이어서, 도 3e에 도시된 바와 같이 웨이퍼 전체에 산화막(34)을 100∼500Å 두께로 증착한다. 이때 산화막(34)을 대신하여 질화막을 동일한 두께로 증착할 수도 있다.
다음으로, 도 3f에 도시된 바와 같이 산화막(34)을 전면 건식 식각하여 산화막 스페이서(34a)를 형성한다. 이때, 필드 영역에 잔류된 질화막(32) 및 질화산화막(21a)이 산화막 스페이서(34a)를 식각 마스크로 하여 선택 식각되어 실리콘 기판(30)이 노출된다.
이후, 도 3g에 도시된 바와 같이 불산(HF) 계열의 용액에서 산화막스페이서(34a)를 제거한다. 그 결과 길이 "ℓ"만큼의 "L"자형 질화막 스페이서(32a)가 형성된다. 이때, 산화막(34)을 대신하여 질화막을 증착한 경우에는 도 3g에 도시된 공정이 필요 없게 된다.
계속하여, 도 3h에 도시된 바와 같이 필드 산화막(35)을 성장시킨다. 이때 패드 산화막이 질화산화막(31a)으로 구성되어 산화제(oxidant)의 침투가 힘들며, 버즈비크가 발생하더라도 질화막 스페이서(32a)의 길이 "ℓ"만큼 활성 영역이 보상되기 때문에 넓은 활성 영역을 확보할 수 있다.
도 3i는 상기와 같은 공정을 진행하고, 질화막(32), 질화막 스페이서(32a) 및 질화산화막(31a)을 제거한 후, 통상의 반도체 공정을 거쳐 게이트 산화막(36)을 성장시킨 상태를 도시한 것으로, 활성 영역의 가장자리 부분에서 모트가 형성되지 않는다.
첨부된 도면 도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 필드 산화막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
도 4a는 상기 도 3a 내지 도 3f에 도시된 제1 실시예의 공정과 동일한 공정을 통해 산화막 스페이서(43)가 형성된 구조를 도시한 것이다. 도면 부호 '40'은 실리콘 기판, '41'은 질화산화막, '42'는 질화막을 각각 나타낸 것이다.
다음으로, 도 4b에 도시된 바와 같이 실리콘 기판(40)을 건식 식각하여 200∼500Å의 리세스(recess) 영역을 형성한다.
이어서, 도 4c에 도시된 바와 같이 불산(HF) 계열의 용액에서 산화막 스페이서(34a)를 제거한다. 그 결과 길이 "ℓ"만큼의 "L"자형 질화막 스페이서(42a)가 형성된다. 이때, 산화막 스페이서(43)를 대신하여 질화막 스페이서를 형성한 경우에는 도 4c에 도시된 공정이 필요 없게 된다.
계속하여, 도 4d에 도시된 바와 같이 필드 산화막(44)을 성장시킨다. 이때, 패드 산화막이 질화산화막(41)으로 구성되어 산화제(oxidant)의 침투가 힘들며, 버즈비크가 발생하더라도 질화막 스페이서(42)의 길이 "ℓ"만큼 활성 영역이 보상되기 때문에 넓은 활성 영역을 확보할 수 있다. 또한, 실리콘 기판(40)이 리세스 되었기 때문에 실리콘 기판(40) 내부 방향으로 필드 산화막(45)을 확장시킬 수 있어 소자분리 특성을 향상시킬 수 있는 장점이 있다.
도 4e는 상기와 같은 공정을 진행하고, 질화막(42), 질화막 스페이서(42a) 및 질화산화막(41)을 제거한 후, 통상의 반도체 공정을 거쳐 게이트 산화막(45)을 성장시킨 상태를 도시한 것으로, 활성 영역의 가장자리 부분에서 모트가 형성되지 않는다.
J.W. Lutze 등이 발표한 논문(Journal of the Electrochemical Society, Vol. 137, No. 6, pp. 1867-1870 (1990)) 및 S.A Jang 등이 발표한 논문(Journal of Electrochemical Society, Vol. 145, No. 5, pp. 1664-1667 (1998))에 의하면, 필드산화 온도가 높을수록 필드 산화막 씨닝현상(field oxide thinning, 넓은 필드영역에 비해 좁은 필드 영역에서 필드 산화막의 두께가 얇게 성장되는 현상)이 크게 개선된다. 따라서 가능하면 고온에서 필드 산화를 실시하는 것이 바람직하다. 그러나, S.A. Jang 등이 발표한 논문[Journal of Electrochemical Society, Vol. 144, No. 8, p. 2933-2940 (1997)]에 의하면, 반도체 기판을 리세스하는 구조에서는 필드산화 온도를 1050℃ 이상으로 높이면 필드 산화막의 중앙 부위가 성장하지 않는 필드산화막 미성장(field-oxide-ungrowth) 현상이 초래된다.
첨부된 도면 도 5a 및 도 5b는 각종 건식 식각 공정에서 발생된 질화막성 찌꺼기(P)가 협곡 형상의 필드 영역 중앙에 잔류하여(도 5a), 1050℃ 이상에서 필드 산화를 실시했을 때 질화막성 찌꺼기(P)가 열적으로 활성화되어 산화장벽 물질(P')로 변해 필드산화막 미성장 현상이 발생함을 도시하고 있다. 미설명 도면 부호 '50'은 실리콘 기판, '51'은 질화산화막, '52'는 질화막, '53'은 질화막 스페이서를 각각 나타낸 것이다.
따라서, 본 발명을 실시함에 있어서, 반도체 기판을 리세스하는 경우에는 필드 산화막 씨닝현상을 개선시키고 동시에 필드 산화막 미성장 현상을 방지하기 위해서 도 6에 도시된 필드산화 방법이 효과적이다. 즉, 필드산화 초기 단계에서는 질화막성 찌꺼기가 산화장벽 역할을 하는 제3의 물질로 변화되지 않도록 필드산화를 900∼1050℃의 온도에서 실시한다(breakthrough field oxidation, BTFOX). 그 이후 다시 1050∼1200℃의 고온에서 필드산화를 실시한다(high temperature field oxidation, HTFOX). 예를 들어, 3000Å의 필드 산화막을 얻고자 할 때는 1050℃ 이하의 온도에서 500∼1000Å 정도 필드산화를 실시한다. 그 이후 필드 씨닝현상이 상대적으로 덜 나타나는 1100℃ 이상의 온도에서 나머지 2000∼2500Å의 필드 산화막을 성장시킨다. 일단 저온에서 소정 두께의 필드 산화막이 성장한 후에는 고온에서 산화장벽 역할을 하는 제3의 물질이 생성되더라도 산화 통로가 충분히 확보되어 있기 때문에 필드 산화막 미성장 현상은 발생하지 않게 되는 것이다.
첨부된 도면 도 7은 상기 도 3a 내지 도 3i에 도시된 본 발명의 제1 실시예에 따라 필드산화 공정을 진행한 경우, 게이트 산화막의 특성을 도시한 실험 데이터로서, 종래기술(도 2c 참조)에서는 게이트 산화막의 파괴 전기장이 7MV/㎝를 넘지 못하는 매우 열화된 특성을 보인 반면, 상기와 같이 본 발명을 적용하면 대부분의 다이에서 게이트 산화막의 파괴 전기장이 7MV/㎝를 넘는 우수한 특성을 가지게 됨을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 질화산화막/질화막 구조의 소자 분리 마스크 패턴을 사용하였으나, 본 발명은 질화산화막/질화막/산화막 구조 적층 후 상기의 공정을 진행하는 경우에도 적용할 수 있다. 이때, 질화막 상부에 제공되는 산화막은 질화막의 식각 손실을 보상하기 위한 층으로서 다른 물질층으로 대체가 가능하며, 300∼700Å 정도의 두께(이 두께는 상기 도 3d의 "t"와 같거나 100∼200Å 정도 더 두껍도록 한 것임)로 증착한다.
전술한 본 발명은 질화막 스페이서를 사용하는 기존의 변형 LOCOS 공정에서문제로 대두되었던 활성 영역 가장자리 부분에서의 모트 형성을 방지함으로써 게이트 산화막의 특성을 크게 개선하는 효과가 있다. 또한, 셀프-스페이서와 산화방지 처리된 패드 산화막을 이용하므로 버즈비크 발생을 억제할 수 있으며, 혹 버즈비크가 발생하더라도 스페이서의 길이(ℓ) 만큼의 활성 영역이 보상되기 때문에 상대적으로 넓은 활성 영역을 확보할 수 있는 효과가 있다.

Claims (25)

  1. 반도체 기판 상에 산화방지 처리된 버퍼층을 형성하는 제1 단계;
    상기 버퍼층 상부에 산화방지막을 형성하는 제2 단계;
    필드 영역의 상기 산화방지막을 선택 식각하되, 그 일부 두께만큼 잔류시키는 제3 단계;
    상기 제3 단계 수행 후, 전체구조 표면을 따라 희생막을 형성하는 제4 단계;
    상기 희생막을 전면 식각하여 희생막 스페이서를 형성하고, 상기 희생막 스페이서에 의해 정의된 필드 영역의 상기 반도체 기판을 노출시키는 제5 단계;
    상기 희생막 스페이서를 제거하는 제6 단계; 및
    필드 산화를 실시하는 제7 단계
    를 포함하여 이루어진 필드 산화막 형성방법.
  2. 제 1 항에 있어서,
    상기 산화방지 처리된 버퍼층이 질화산화막인 것을 특징으로 하는 필드 산화막 형성방법.
  3. 제 2 항에 있어서,
    상기 질화산화막이 50∼100Å 두께인 것을 특징으로 하는 필드 산화막 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 단계가,
    상기 반도체 기판 상에 패드 산화막을 형성하는 제8 단계와,
    800∼900℃의 암모니아 분위기에서 상기 패드 산화막을 어닐하는 제9 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 단계가,
    상기 반도체 기판 표면에 질소 이온주입을 실시하는 제8 단계와,
    상기 반도체 기판 표면을 산화시키는 제9 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  6. 제 1 항에 있어서,
    상기 산화방지막이 1000∼2000Å 두께의 질화막을 포함하여 이루어진 것을특징으로 하는 필드 산화막 형성방법.
  7. 제 6 항에 있어서,
    상기 산화방지막이 상기 질화막 상부에 제공되는 300∼700Å 두께의 산화막을 더 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제3 단계에서,
    상기 필드 영역에 잔류되는 질화막의 두께가 300∼700Å인 것을 특징으로 하는 필드 산화막 형성방법.
  9. 제 1 항에 있어서,
    상기 희생막이 산화막인 것을 특징으로 하는 필드 산화막 형성방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 희생막이 100∼500Å 두께인 것을 특징으로 하는 필드 산화막 형성방법.
  11. 제 1 항에 있어서,
    상기 제5 단계 수행 후,
    누출된 상기 반도체 기판을 리세싱하는 제8 단계를 더 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  12. 제 11 항에 있어서,
    상기 제8 단계에서,
    상기 반도체 기판이 200∼500Å 정도 리세싱 되는 것을 특징으로 하는 필드 산화막 형성방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제7 단계가,
    900∼1050℃에서 필드 산화를 실시하는 제9 단계와,
    1050∼1100℃에서 필드 산화를 실시하는 제10 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  14. 반도체 기판 상에 산화방지 처리된 버퍼층을 형성하는 제1 단계;
    상기 버퍼층 상부에 제1 산화방지막을 형성하는 제2 단계;
    필드 영역의 상기 제1 산화방지막을 선택 식각하되, 그 일부 두께만큼 잔류시키는 제3 단계;
    상기 제3 단계 수행 후, 전체구조 표면을 따라 제2 산화방지막을 형성하는 제4 단계;
    상기 제2 산화방지막을 전면 식각하여 산화방지막 스페이서를 형성하고, 상기 산화방지막 스페이서에 의해 정의된 필드 영역의 상기 반도체 기판을 노출시키는 제5 단계; 및
    필드 산화를 실시하는 제6 단계
    를 포함하여 이루어진 필드 산화막 형성방법.
  15. 제 14 항에 있어서,
    상기 산화방지 처리된 버퍼층이 질화산화막인 것을 특징으로 하는 필드 산화막 형성방법.
  16. 제 15 항에 있어서,
    상기 질화산화막이 50∼100Å 두께인 것을 특징으로 하는 필드 산화막 형성방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 단계가,
    상기 반도체 기판 상에 패드 산화막을 형성하는 제7 단계와,
    800∼900℃의 암모니아 분위기에서 상기 패드 산화막을 어닐하는 제8 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  18. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 단계가,
    상기 반도체 기판 표면에 질소 이온주입을 실시하는 제8 단계와,
    상기 반도체 기판 표면을 산화시키는 제9 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  19. 제 14 항에 있어서,
    상기 제1 산화방지막이 1000∼2000Å 두께의 질화막을 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  20. 제 19 항에 있어서,
    상기 산화방지막이 상기 질화막 상부에 제공되는 300∼700Å 두께의 산화막을 더 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 제3 단계에서,
    상기 필드 영역에 잔류되는 질화막의 두께가 300∼700Å인 것을 특징으로 하는 필드 산화막 형성방법.
  22. 제 14 항에 있어서,
    상기 제2 산화방지막이 100∼500Å 두께의 질화막인 것을 특징으로 하는 필드 산화막 형성방법.
  23. 제 14 항에 있어서,
    상기 제5 단계 수행 후,
    누출된 상기 반도체 기판을 리세싱하는 제7 단계를 더 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
  24. 제 23 항에 있어서,
    상기 제7 단계에서,
    상기 반도체 기판이 200∼500Å 정도 리세싱 되는 것을 특징으로 하는 필드 산화막 형성방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 제6 단계가,
    900∼1050℃에서 필드 산화를 실시하는 제8 단계와,
    1050∼1100℃에서 필드 산화를 실시하는 제9 단계를 포함하여 이루어진 것을 특징으로 하는 필드 산화막 형성방법.
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