JPS63153864A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS63153864A JPS63153864A JP30212286A JP30212286A JPS63153864A JP S63153864 A JPS63153864 A JP S63153864A JP 30212286 A JP30212286 A JP 30212286A JP 30212286 A JP30212286 A JP 30212286A JP S63153864 A JPS63153864 A JP S63153864A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
選択エピタキシャル成長方法によりシリコン（Ｓｉ）基
板上に形成する単結晶Ｓｌ突出パターンの側面部にエピ
タキシャル成長時に形成される欠陥を、該突出パターン
の表面を所要の深さに熱酸化し、該熱酸化膜を溶解除去
することことによって取り除き、該結晶欠陥の除去され
た単結晶Ｓｉ突突出バクノン側面をチャネル領域に用い
て縦型のＭＯＳトランジスタを形成する。これによりソ
ース−ドレイン間の漏れ電流のない縦型ＭＯ３）ランジ
スタが形成される。
板上に形成する単結晶Ｓｌ突出パターンの側面部にエピ
タキシャル成長時に形成される欠陥を、該突出パターン
の表面を所要の深さに熱酸化し、該熱酸化膜を溶解除去
することことによって取り除き、該結晶欠陥の除去され
た単結晶Ｓｉ突突出バクノン側面をチャネル領域に用い
て縦型のＭＯＳトランジスタを形成する。これによりソ
ース−ドレイン間の漏れ電流のない縦型ＭＯ３）ランジ
スタが形成される。
本発明はＭＯ３型半導体装置の製造方法に係り、特に選
択エピタキシャル成長により形成した単結晶シリコン突
出パターンを用いる縦型ＭＯ３半導体装置の製造方法の
改良に関する。
択エピタキシャル成長により形成した単結晶シリコン突
出パターンを用いる縦型ＭＯ３半導体装置の製造方法の
改良に関する。
近時ＭＯ３型半導体集積回路装置（ＭＯ３ＩＣ）の高集
積化が進み、該１ｃを構成するＭＯＳトランジスタのチ
ャネル長が極度に短縮され、且つチャネル幅（トランジ
スタ幅）もまた縮小されてきている。
積化が進み、該１ｃを構成するＭＯＳトランジスタのチ
ャネル長が極度に短縮され、且つチャネル幅（トランジ
スタ幅）もまた縮小されてきている。
一方、ＭＯＳ）ランジスタにおいてはチャネル長が極度
に短縮されると、ドレイン−ソース間の電位傾度が強ま
ってホットエレクトロンの発生が多（なり、このホット
エレクトロンがゲート絶縁膜に注入蓄積されて特性が劣
化するという現象が顕著になってくる。
に短縮されると、ドレイン−ソース間の電位傾度が強ま
ってホットエレクトロンの発生が多（なり、このホット
エレクトロンがゲート絶縁膜に注入蓄積されて特性が劣
化するという現象が顕著になってくる。
そのため従来の平面構造を有するＭＯＳトランジスタを
用いて構成されるＭＯ３ＩＣにおいてはトランジスタ特
性を劣化せしめない最短のチャネル長の制約によって高
集積化が制限されるという問題を生ずる。
用いて構成されるＭＯ３ＩＣにおいてはトランジスタ特
性を劣化せしめない最短のチャネル長の制約によって高
集積化が制限されるという問題を生ずる。
また別にチャネル幅の縮小によって、トランジス、夕の
電流容ｆｆ１（コンダクタンス）が低下するという問題
も生ずる。
電流容ｆｆ１（コンダクタンス）が低下するという問題
も生ずる。
そこでＦ、ｌＩＯ３ＩＣが高集積化されトランジスタの
面積が極度に縮小される際にも上記特性劣化を生じない
充分なチャネル長が得られる構造として、シリコン基板
面に単結晶Ｓｉの突出パターンを形成し、その側面をチ
ャネル領域とする縦型のＭＯＳトランジスタが提案され
ている。
面積が極度に縮小される際にも上記特性劣化を生じない
充分なチャネル長が得られる構造として、シリコン基板
面に単結晶Ｓｉの突出パターンを形成し、その側面をチ
ャネル領域とする縦型のＭＯＳトランジスタが提案され
ている。
第２図（ａｌ及び（ｂｌはＲＯＭ内に配設された上記縦
型ＭＯ３）ランジスタの平面及びＡ−Ａ矢視断面を模式
的に示した図である。
型ＭＯ３）ランジスタの平面及びＡ−Ａ矢視断面を模式
的に示した図である。
同図において、Ｖ−Ｔｒ、 、Ｖ−Ｔｒ２は縦型ＭＯ３
）ランジスタ、１はｐ型Ｓｉ基板、２はｐ型車結晶Ｓｉ
突出パターン、５はゲート酸化膜、６は多結晶Ｓｉゲー
ト電極（ワードライン）、８はｎ゛型トドレイン領域９
はｎ°型ソース領域（接地ライン）、１０は不純物ブロ
ック用酸化膜、１１は層間絶縁膜、１２はコンタクト窓
、１３はドレイン配線（ピッ１−ライン）を示している
。
）ランジスタ、１はｐ型Ｓｉ基板、２はｐ型車結晶Ｓｉ
突出パターン、５はゲート酸化膜、６は多結晶Ｓｉゲー
ト電極（ワードライン）、８はｎ゛型トドレイン領域９
はｎ°型ソース領域（接地ライン）、１０は不純物ブロ
ック用酸化膜、１１は層間絶縁膜、１２はコンタクト窓
、１３はドレイン配線（ピッ１−ライン）を示している
。
なおここで、単結晶Ｓｉ突出パターン４は例えば３μｍ
角程度の大きさに、また該突出パターン４のゲート電極
６延在方向の間隔は、該ゲート電極６形成の際、多結晶
シリコンで完全に埋められるように１μｍ以下の寸法に
設定される。
角程度の大きさに、また該突出パターン４のゲート電極
６延在方向の間隔は、該ゲート電極６形成の際、多結晶
シリコンで完全に埋められるように１μｍ以下の寸法に
設定される。
かかる縦型ＭＯＳトランジスタにおいては、単結晶シリ
コン突出パターンの結晶欠陥に起因して良好な特性が得
難く、改善が要望されている。
コン突出パターンの結晶欠陥に起因して良好な特性が得
難く、改善が要望されている。
上記縦型ＭＯ３）ランジスタは従来、以下に第３図（ａ
ｌ〜（ｆｌに示す工程断面図を参照して説明する方法に
より形成されていた。
ｌ〜（ｆｌに示す工程断面図を参照して説明する方法に
より形成されていた。
第３図（ａ）参照
即ち、例えばｐ型のＳｉ基板ｌを用い、該Ｓｔ基板１上
に厚さ０．５〜２μｍ程度の絶縁膜例えば二酸化シリコ
ン（ＳｉＯ□）膜２を形成し、フォトリソグラフィ技術
により該５１０ｇ膜２に個々のトランジスタのドレイン
領域に対応する形状（通常前記のように例えば−辺３μ
ｍ程度の４角形）の開孔３を形成する。そして次ぎに、
例えば、Ｓｉのソースガスのジクロルシラン（Ｓｉｌｌ
Ｃ１よ）と、反応ガスの塩酸（ＨＣｌ）と、キャリアガ
スの水素（１１２）との混合ガスを用い、１１００〜１
２００℃程度の温度で５ｉｌｌＣｈを熱分解させる通常
のＳｉの選択エピタキシャル成長技術により、上記Ｓｉ
０ｇ膜２の開孔３内に表出するＳｉｌ板１面に選択的に
単結晶Ｓｔ層１０４を５ｉＯｚ膜２とほぼ等しい０．５
〜２μｍ程度の厚さに成長させる。
に厚さ０．５〜２μｍ程度の絶縁膜例えば二酸化シリコ
ン（ＳｉＯ□）膜２を形成し、フォトリソグラフィ技術
により該５１０ｇ膜２に個々のトランジスタのドレイン
領域に対応する形状（通常前記のように例えば−辺３μ
ｍ程度の４角形）の開孔３を形成する。そして次ぎに、
例えば、Ｓｉのソースガスのジクロルシラン（Ｓｉｌｌ
Ｃ１よ）と、反応ガスの塩酸（ＨＣｌ）と、キャリアガ
スの水素（１１２）との混合ガスを用い、１１００〜１
２００℃程度の温度で５ｉｌｌＣｈを熱分解させる通常
のＳｉの選択エピタキシャル成長技術により、上記Ｓｉ
０ｇ膜２の開孔３内に表出するＳｉｌ板１面に選択的に
単結晶Ｓｔ層１０４を５ｉＯｚ膜２とほぼ等しい０．５
〜２μｍ程度の厚さに成長させる。
第３図（ｂｌ参照
次いで、ウェットエツチングによりＳｉＯ□膜２を溶解
除去し、シリコン基板１面に高さ０．５〜２μｍ程度の
単結晶シリコン突出パターン４を形成する。
除去し、シリコン基板１面に高さ０．５〜２μｍ程度の
単結晶シリコン突出パターン４を形成する。
、第３図ｆｃ）参照
次いで上記単結晶Ｓｉ突出パターン４の表面及びＳｉ基
板１の表出面にゲート酸化膜５を形成した後、該基板上
に多結晶シリコン層１０６を気相成長させ、該多結晶Ｓ
ｔ層１０６に例えばｎ型の導電性を付与する。
板１の表出面にゲート酸化膜５を形成した後、該基板上
に多結晶シリコン層１０６を気相成長させ、該多結晶Ｓ
ｔ層１０６に例えばｎ型の導電性を付与する。
第３図（ｄｌ参照
次いで通常のりアクティブイオンエツチング（ＲＩＥ
）処理により上記多結晶Ｓｉ層１０６をゲート酸化膜５
が表出するまでエツチングして多結晶５ｉＦｊ１０６の
サイドウオールよりなるゲート電極６を形成し、続いて
オーバエツチングを行って表出するゲート酸化膜５を除
去する。
）処理により上記多結晶Ｓｉ層１０６をゲート酸化膜５
が表出するまでエツチングして多結晶５ｉＦｊ１０６の
サイドウオールよりなるゲート電極６を形成し、続いて
オーバエツチングを行って表出するゲート酸化膜５を除
去する。
第３図（８１参照
次いでＳｉ表出面にスルー酸化膜７を形成し、ゲート電
極６をマスクにしてｎ型不純物を高濃度にイオン注入し
、活性化処理を施して単結晶Ｓｉ突出パターン４の上面
にｎ０型ドレイン領域８を、Ｓｉ基板１面にｎ゛型ソー
ス領域９を形成する。
極６をマスクにしてｎ型不純物を高濃度にイオン注入し
、活性化処理を施して単結晶Ｓｉ突出パターン４の上面
にｎ０型ドレイン領域８を、Ｓｉ基板１面にｎ゛型ソー
ス領域９を形成する。
第３図（ｆ）参照
そして以後通常通り、上記スルー酸化膜７を除去し、新
たにＳｉ表出面に不純物ブロック用酸化膜１０を形成し
た後、該基板上に眉間絶縁膜１１を形成し、ドレイン領
域８へのコンタクト窓１２を形成し、該コンタクト窓１
２上を通り層間絶縁膜１１上に延在するドレイン配置１
３を形成する方法であった。
たにＳｉ表出面に不純物ブロック用酸化膜１０を形成し
た後、該基板上に眉間絶縁膜１１を形成し、ドレイン領
域８へのコンタクト窓１２を形成し、該コンタクト窓１
２上を通り層間絶縁膜１１上に延在するドレイン配置１
３を形成する方法であった。
しかし上記従来の方法によって形成された縦型ＭＯＳｌ
−ランジスタＶ−Ｔｒおいては、ＳｉＯ，膜２をマスク
にしその開孔３内に選択的にエピタキシャル成長された
単結晶Ｓｉ突出パターン４がその侭トランジスタの形成
に用いられるので、該縦型ＭＯＳトランジスタＶ−Ｔｒ
のチャネル形成領域ｃｈにあたる単結晶Ｓｉ突出パター
ン４側面に、選択成長時ＳｔＯ□膜２マスクと接して多
発する成長欠陥によってドレイン領域８とソース領域９
の間にリーク電流を生じ、該トランジスタの特性が劣化
するという問題を生じていた。
−ランジスタＶ−Ｔｒおいては、ＳｉＯ，膜２をマスク
にしその開孔３内に選択的にエピタキシャル成長された
単結晶Ｓｉ突出パターン４がその侭トランジスタの形成
に用いられるので、該縦型ＭＯＳトランジスタＶ−Ｔｒ
のチャネル形成領域ｃｈにあたる単結晶Ｓｉ突出パター
ン４側面に、選択成長時ＳｔＯ□膜２マスクと接して多
発する成長欠陥によってドレイン領域８とソース領域９
の間にリーク電流を生じ、該トランジスタの特性が劣化
するという問題を生じていた。
本発明が解決しようとする問題点は、従来の製造方法に
よって形成された縦型ＭＯ３）ランジスタが、単結晶Ｓ
ｉ突出パターン側面の成長欠陥により生ずるドレイン−
ソース間の電流リークにより特性の劣化を生じていたこ
とである。
よって形成された縦型ＭＯ３）ランジスタが、単結晶Ｓ
ｉ突出パターン側面の成長欠陥により生ずるドレイン−
ソース間の電流リークにより特性の劣化を生じていたこ
とである。
本発明は、絶縁膜（２）をマスクにして行う選択エピタ
キシャル成長方法を用いて一導電型Ｓｉ基板（１）上に
一導電型を存する第１次の単結晶Ｓｉ突出パターン（４
）を形成する工程と、該第１次単結晶Ｓｉ突出パターン
（４）の表面部を熱酸化する工程と、該熱酸化膜（１５
）を除去して第２次単結晶Ｓｉ突出パターン（５４）を
形成する工程と、該第２次単結晶Ｓｉ突出パターン（５
４）の表面及び該Ｓｉ基板（１）の表出面にゲート酸化
膜（５）を形成する工程と、該第２次単結晶Ｓｉ突出パ
ターン（５４）の側面上に該ゲート酸化膜（１）を介し
て該突出パターン（５４）の側面と該突出パターン（５
４）に沿ったＳｉ基板（１）面に選択的に接するサイド
ウオール状のゲート電極（６）を形成する工程と、該ゲ
ート電極（６）をマスクにして不純物を導入し、該第２
次単結晶Ｓｉ突出パターン（５４）の上面及び該突出パ
ターン（５４）の両側のＳｉ基板面（１）に、独立した
第１、第２の反対導電型不純物導入領域（８） （９）
を形成する工程とを含む本発明によるＭＯ３型半導体装
置の製造方法によって解決される。
キシャル成長方法を用いて一導電型Ｓｉ基板（１）上に
一導電型を存する第１次の単結晶Ｓｉ突出パターン（４
）を形成する工程と、該第１次単結晶Ｓｉ突出パターン
（４）の表面部を熱酸化する工程と、該熱酸化膜（１５
）を除去して第２次単結晶Ｓｉ突出パターン（５４）を
形成する工程と、該第２次単結晶Ｓｉ突出パターン（５
４）の表面及び該Ｓｉ基板（１）の表出面にゲート酸化
膜（５）を形成する工程と、該第２次単結晶Ｓｉ突出パ
ターン（５４）の側面上に該ゲート酸化膜（１）を介し
て該突出パターン（５４）の側面と該突出パターン（５
４）に沿ったＳｉ基板（１）面に選択的に接するサイド
ウオール状のゲート電極（６）を形成する工程と、該ゲ
ート電極（６）をマスクにして不純物を導入し、該第２
次単結晶Ｓｉ突出パターン（５４）の上面及び該突出パ
ターン（５４）の両側のＳｉ基板面（１）に、独立した
第１、第２の反対導電型不純物導入領域（８） （９）
を形成する工程とを含む本発明によるＭＯ３型半導体装
置の製造方法によって解決される。
（作 用〕
即ち本発明の製造方法においては、選択エピタキシャル
成長で単結晶Ｓｉ突出パターンを形成した後、該単結晶
Ｓｉ突出パターンの結晶欠陥が多発する側面を含む表面
層を熱酸化して該結晶欠陥を熱酸化膜中に取り込み、こ
の熱酸化膜をエツチング液により溶解除去することによ
って単結晶Ｓｉ突出パターンの側面を含む表面部に内部
の無欠陥領域を表出せしめ、該パターンの側面部に表出
された無欠陥領域をチャネル形成領域として縦型〜ｔＯ
Ｓトランジスタが形成されるので、ドレイン−ソース間
のリーク電流はなくなり、トランジスタ特性の劣化は防
止される。
成長で単結晶Ｓｉ突出パターンを形成した後、該単結晶
Ｓｉ突出パターンの結晶欠陥が多発する側面を含む表面
層を熱酸化して該結晶欠陥を熱酸化膜中に取り込み、こ
の熱酸化膜をエツチング液により溶解除去することによ
って単結晶Ｓｉ突出パターンの側面を含む表面部に内部
の無欠陥領域を表出せしめ、該パターンの側面部に表出
された無欠陥領域をチャネル形成領域として縦型〜ｔＯ
Ｓトランジスタが形成されるので、ドレイン−ソース間
のリーク電流はなくなり、トランジスタ特性の劣化は防
止される。
以下大発明を一実施例について、第１図（ａｌ〜（ｈｌ
に示す工程断面図を参照し具体的に説明する。
に示す工程断面図を参照し具体的に説明する。
第１図（ａｌ参照
本発明の方法により前記縦型ＭＯ３Ｉ−ランジスクを形
成するに際しては、例えばｐ型のＳｉｉ板ｌを用い、先
ず該Ｓｉ基板１上に選択成長のマスクになる厚さ０．５
〜２μｍ程度の絶縁膜例えば５ｉＯｚ膜２をＣＶＤ法等
により形成し、フォトリングラフィ技術により該ＳｉＯ
２膜２に個々のトランジスタのドレイン領域に対応する
例えば３μｍ角程度の四角形状の開孔３を形成する。こ
のマスク用絶縁膜は窒化シリコン（Ｓｉ３Ｎｍ）或いは
燐珪酸ガラス（ＰＳＧ）等でも差支えない。
成するに際しては、例えばｐ型のＳｉｉ板ｌを用い、先
ず該Ｓｉ基板１上に選択成長のマスクになる厚さ０．５
〜２μｍ程度の絶縁膜例えば５ｉＯｚ膜２をＣＶＤ法等
により形成し、フォトリングラフィ技術により該ＳｉＯ
２膜２に個々のトランジスタのドレイン領域に対応する
例えば３μｍ角程度の四角形状の開孔３を形成する。こ
のマスク用絶縁膜は窒化シリコン（Ｓｉ３Ｎｍ）或いは
燐珪酸ガラス（ＰＳＧ）等でも差支えない。
そして次ぎに、例えば、Ｓｉソースガスであるジクロル
シラン（ＳｉｌｈＣＩ□）と、反応ガスである塩酸（Ｉ
ＩＣＩ）と、キャリアガスである水素（Ｈ２）との混合
ガスを用い、１１００〜１２００℃程度の温度で５ｉＨ
ｔＣＩ□を熱分解させる通常のＳｔの選択エゼタキシャ
ル成長手段により、上記ＳｉＯ□膜２の開孔３内に表出
するＳｉ基板１面に選択的に単結晶Ｓｉ層１０４を５ｉ
Ｏ１膜２とほぼ等しい０．５〜２μｍ程度の厚さに成長
させる。そしてイオン注入法により所定濃度の不純物を
導入（チャネルドーズ）し、該単結晶５ｔ１１０４を所
定の闇値電圧が得られる所要不純物濃度のｐ型にする。
シラン（ＳｉｌｈＣＩ□）と、反応ガスである塩酸（Ｉ
ＩＣＩ）と、キャリアガスである水素（Ｈ２）との混合
ガスを用い、１１００〜１２００℃程度の温度で５ｉＨ
ｔＣＩ□を熱分解させる通常のＳｔの選択エゼタキシャ
ル成長手段により、上記ＳｉＯ□膜２の開孔３内に表出
するＳｉ基板１面に選択的に単結晶Ｓｉ層１０４を５ｉ
Ｏ１膜２とほぼ等しい０．５〜２μｍ程度の厚さに成長
させる。そしてイオン注入法により所定濃度の不純物を
導入（チャネルドーズ）し、該単結晶５ｔ１１０４を所
定の闇値電圧が得られる所要不純物濃度のｐ型にする。
第１図（ｂｌ参照
次いで、ウェットエツチングによりＳｉＯ□Ｍ２を溶解
除去し、Ｓｉ基板１面に高さ０．５〜２μｍ程度の第１
次単結晶Ｓｉ突出パターン４を形成する。なお該第１次
単結晶Ｓｉ突出パターン４のＳｉＯ□膜２に接していた
側面部には５００−１０００人程度０深さに結晶欠陥Ｏ
Ｆの多発領域１４が形成される。
除去し、Ｓｉ基板１面に高さ０．５〜２μｍ程度の第１
次単結晶Ｓｉ突出パターン４を形成する。なお該第１次
単結晶Ｓｉ突出パターン４のＳｉＯ□膜２に接していた
側面部には５００−１０００人程度０深さに結晶欠陥Ｏ
Ｆの多発領域１４が形成される。
第１図（Ｃ１参照
次いで加湿酸素（ｗｅｔ−Ｏｔ）中で９００程度の温度
で行われる通常の熱酸化手段により上記単結晶Ｓｉ突出
パターン４及びＳｉ５ｗＬｌの表面に厚さ２０００人程
度０熱酸化Ｓｉ０ｇ膜１５を形成する。
で行われる通常の熱酸化手段により上記単結晶Ｓｉ突出
パターン４及びＳｉ５ｗＬｌの表面に厚さ２０００人程
度０熱酸化Ｓｉ０ｇ膜１５を形成する。
この際前記単結晶Ｓｉ突出パターン４の側面部に形成さ
れていた結晶欠陥多発領域１４は酸化され該熱酸化Ｓｉ
ｎｇ膜１５内に取り込まれる。
れていた結晶欠陥多発領域１４は酸化され該熱酸化Ｓｉ
ｎｇ膜１５内に取り込まれる。
第１図（ｄ）参照
次いで弗酸（ＨＦ）系の液によるウェットエツチングに
より上記熱酸化Ｓｉ０ｇ膜１５を除去し、側面部の結晶
欠陥多発領域１４が除去され、内部の無欠陥領域が側面
部に表出した第２次単結晶Ｓｉ突出パターン５４が形成
される。
より上記熱酸化Ｓｉ０ｇ膜１５を除去し、側面部の結晶
欠陥多発領域１４が除去され、内部の無欠陥領域が側面
部に表出した第２次単結晶Ｓｉ突出パターン５４が形成
される。
第１図＋６１参照
次いで従来・通り、熱酸化により第２次単結晶Ｓｉ突出
パターン５４の表面及び５ｔｉＦｉ、ｌの表出面に厚さ
３００人程０のゲート酸化膜５を形成し、該基板上に厚
さ３０００〜４０００人程度の多結晶Ｓｉ層１０６を気
相成長させ、該多結晶Ｓｔ層 １０６にガス拡散等によ
り例えばｎ型の導電性を付与する。
パターン５４の表面及び５ｔｉＦｉ、ｌの表出面に厚さ
３００人程０のゲート酸化膜５を形成し、該基板上に厚
さ３０００〜４０００人程度の多結晶Ｓｉ層１０６を気
相成長させ、該多結晶Ｓｔ層 １０６にガス拡散等によ
り例えばｎ型の導電性を付与する。
第１図＋６１参照
次いで通常のりアクティブイオンエツチング（ＲＩＥ）
処理により上記多結晶Ｓｔ層１０６をゲート酸化ｆｆ！
Ｊ５が表出するまでエツチングして、第２次単結晶Ｓｉ
突出パターン５４の側面に多結晶Ｓｉサイドウオールよ
りなるゲート電極６を形成し、続いてオーバエツチング
を行って表出するゲート酸化膜５を除去する。
処理により上記多結晶Ｓｔ層１０６をゲート酸化ｆｆ！
Ｊ５が表出するまでエツチングして、第２次単結晶Ｓｉ
突出パターン５４の側面に多結晶Ｓｉサイドウオールよ
りなるゲート電極６を形成し、続いてオーバエツチング
を行って表出するゲート酸化膜５を除去する。
第１図（ｇｌ参照
次いでＳｉ表出面にスルー酸化膜７を形成し、ゲート電
極６をマスクにしてｎ型不純物例えば砒素（Ａｓ）を高
濃度にイオン注入し、活性化処理を施して第２次単結晶
シリコン突出パターン５４の上面にｎ°型ドレイン領域
８を、Ｓｉ基板１の表面にｎ。
極６をマスクにしてｎ型不純物例えば砒素（Ａｓ）を高
濃度にイオン注入し、活性化処理を施して第２次単結晶
シリコン突出パターン５４の上面にｎ°型ドレイン領域
８を、Ｓｉ基板１の表面にｎ。
型ソース領域９を形成する。
第１図（ｈｌ参照
そして以後通常通り、上記スルー酸化膜７を除去し、新
たにＳｉ表出面に不純物ブロック用酸化膜ｌＯを形成し
た後、該基板上に層間絶縁膜１１を形成し、ドレイン領
域８等へのコンタクト窓１２を形成し、該コンタクト窓
１２上を通り層間絶縁膜ｌ！上に延在するドレイン配線
１３を形成し、図示しない被覆絶縁膜の形成等がなされ
て本発明の方法による縦型ＭＯＳ）ランジスタが完成す
る。
たにＳｉ表出面に不純物ブロック用酸化膜ｌＯを形成し
た後、該基板上に層間絶縁膜１１を形成し、ドレイン領
域８等へのコンタクト窓１２を形成し、該コンタクト窓
１２上を通り層間絶縁膜ｌ！上に延在するドレイン配線
１３を形成し、図示しない被覆絶縁膜の形成等がなされ
て本発明の方法による縦型ＭＯＳ）ランジスタが完成す
る。
上記実施例に示したように本発明の方法においては、選
択エピタキシャル成長により形成した第１次の単結晶Ｓ
ｉ突出パターン４の結晶欠陥ＤＦが多発する表面部を、
熱酸化し、選択的に溶解除去し、これによって結晶欠陥
の少ない内部領域が表出した第２次の単結晶Ｓｉ突出パ
ターン５４を形成し、該第２次の単結晶Ｓｉ突出パター
ン５４を用いて縦型のＭＯ３Ｉ−ランジスタが形成され
る。従って結晶欠陥に起因するドレイン−ソース間のリ
ーク電流は大幅に減少し、ドレイン−ソース間のリーク
電流に起因する縦型ＭＯＳトランジスタの特性劣化は防
止される。
択エピタキシャル成長により形成した第１次の単結晶Ｓ
ｉ突出パターン４の結晶欠陥ＤＦが多発する表面部を、
熱酸化し、選択的に溶解除去し、これによって結晶欠陥
の少ない内部領域が表出した第２次の単結晶Ｓｉ突出パ
ターン５４を形成し、該第２次の単結晶Ｓｉ突出パター
ン５４を用いて縦型のＭＯ３Ｉ−ランジスタが形成され
る。従って結晶欠陥に起因するドレイン−ソース間のリ
ーク電流は大幅に減少し、ドレイン−ソース間のリーク
電流に起因する縦型ＭＯＳトランジスタの特性劣化は防
止される。
以上説明のように本発明によれば、選択エピタキシャル
成長によりＳｔＺ板上に形成される単結晶Ｓｉ突出パタ
ーンを用いて構成される縦型ＭＯＳトランジスタのドレ
イン−ソース間の電流リークが“防止されるので、縦型
ＭＯ３Ｉ−ランジスタを用いて高集積化される半導体Ｉ
Ｃの性能及び歩留りが向上する。
成長によりＳｔＺ板上に形成される単結晶Ｓｉ突出パタ
ーンを用いて構成される縦型ＭＯＳトランジスタのドレ
イン−ソース間の電流リークが“防止されるので、縦型
ＭＯ３Ｉ−ランジスタを用いて高集積化される半導体Ｉ
Ｃの性能及び歩留りが向上する。
第１図（ａ）〜（ｈｌは本発明の方法の一実施例の工程
断面図、 第２図は縦型ＭＯ３）ランジスタを模式的に示す平面図
ｔａｌ及びＡ−Ａ矢視断面図（ｂｌ、第３図（ａｌ〜（
ｆｌは従来の製造方法の工程断面図である。 図において、 １はｐ型Ｓ＋基板、 ２はマスク用ＳｉＯ□膜、 ３は開孔、 ４は第１次単結晶Ｓｉ突出パターン、 ５はゲート酸化膜、 ６はゲート電極（ワードライン）、 ７はスルー酸化膜、 ８はｎ９型ドレイン領域、 ９はｎ０型ソース領域（接地ライン） １０は不純物ブロック用酸化膜、 １１は層間絶縁膜、 １２はコンタクト窓、 １３はドレイン配線（ビットライン）、１４は結晶欠陥
多発領域、 １５は熱酸化５ｉＯ１膜、 ５４は第２次単結晶Ｓｉ突出パターン、１０４は単結晶
Ｓｔ層、 １０６は多結晶Ｓｔ層、 ＯＦは結晶欠陥、 νＴｒいＶＴｒｚは縦型ＭＯＳｌ−ランジスク、を示す
。 不発明の乃はの一実施イ列の工程藺゛面口第１Ｉ！］ 不発日月の布？五の一実施イダ・ｌの工程許面凹（α）
平面口
断面図、 第２図は縦型ＭＯ３）ランジスタを模式的に示す平面図
ｔａｌ及びＡ−Ａ矢視断面図（ｂｌ、第３図（ａｌ〜（
ｆｌは従来の製造方法の工程断面図である。 図において、 １はｐ型Ｓ＋基板、 ２はマスク用ＳｉＯ□膜、 ３は開孔、 ４は第１次単結晶Ｓｉ突出パターン、 ５はゲート酸化膜、 ６はゲート電極（ワードライン）、 ７はスルー酸化膜、 ８はｎ９型ドレイン領域、 ９はｎ０型ソース領域（接地ライン） １０は不純物ブロック用酸化膜、 １１は層間絶縁膜、 １２はコンタクト窓、 １３はドレイン配線（ビットライン）、１４は結晶欠陥
多発領域、 １５は熱酸化５ｉＯ１膜、 ５４は第２次単結晶Ｓｉ突出パターン、１０４は単結晶
Ｓｔ層、 １０６は多結晶Ｓｔ層、 ＯＦは結晶欠陥、 νＴｒいＶＴｒｚは縦型ＭＯＳｌ−ランジスク、を示す
。 不発明の乃はの一実施イ列の工程藺゛面口第１Ｉ！］ 不発日月の布？五の一実施イダ・ｌの工程許面凹（α）
平面口
Claims (1)
- 【特許請求の範囲】 絶縁膜（２）をマスクにして行う選択エピタキシャル成
長方法を用いて一導電型シリコン基板（１）上に一導電
型を有する第１次の単結晶シリコン突出パターン（４）
を形成する工程と、 該第１次単結晶シリコン突出パターン（４）の表面部を
熱酸化する工程と、 該熱酸化膜（１５）を除去して第２次単結晶シリコン突
出パターン（５４）を形成する工程と、該第２次単結晶
シリコン突出パターン（５４）の表面及び該シリコン基
板（１）の表出面にゲート酸化膜（５）を形成する工程
と、 該第２次単結晶シリコン突出パターン（５４）の側面上
に該ゲート酸化膜（１）を介して該突出パターン（５４
）の側面と該突出パターン（５４）に沿ったシリコン基
板（１）面に選択的に接するサイドウォール状のゲート
電極（６）を形成する工程と、 該ゲート電極（６）をマスクにして不純物を導入し、該
第２次単結晶シリコン突出パターン（５４）の上面及び
該突出パターン（５４）の両側のシリコン基板面（１）
に、独立した第１、第２の反対導電型不純物導入領域（
８）（９）を形成する工程とを含むことを特徴とするＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30212286A JPS63153864A (ja) | 1986-12-17 | 1986-12-17 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30212286A JPS63153864A (ja) | 1986-12-17 | 1986-12-17 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153864A true JPS63153864A (ja) | 1988-06-27 |
Family
ID=17905192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30212286A Pending JPS63153864A (ja) | 1986-12-17 | 1986-12-17 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
| DE4215010A1 (de) * | 1991-05-10 | 1992-11-12 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
-
1986
- 1986-12-17 JP JP30212286A patent/JPS63153864A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
| EP0461807A3 (ja) * | 1990-06-11 | 1994-03-16 | Mitsubishi Electric Corp | |
| DE4215010A1 (de) * | 1991-05-10 | 1992-11-12 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
| US5404038A (en) * | 1991-05-10 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
| JP4726612B2 (ja) * | 2004-12-28 | 2011-07-20 | 株式会社ハイニックスセミコンダクター | チャネル長の長い半導体素子の製造方法 |
| US8026557B2 (en) | 2004-12-28 | 2011-09-27 | Hynix Semiconductor, Inc. | Semiconductor device with increased channel length and method for fabricating the same |
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