KR20180099974A - 반도체 장치 - Google Patents

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KR20180099974A
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thin film
film transistor
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임지훈
김재범
손경석
임준형
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삼성디스플레이 주식회사
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Abstract

본 명세서는 반도체 장치에 관한 것이다. 반도체 장치는 베이스 기판, 제1 박막 트랜지스터, 제2 박막 트랜지스터, 및 복수 개의 절연층들을 포함한다. 제1 박막 트랜지스터는 베이스 기판 상에 배치되고, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함한다. 제2 박막 트랜지스터는 베이스 기판 상에 배치되고, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함한다. 복수 개의 절연층들에는 제1 박막 트랜지스터 및 제2 박막 트랜지스터에 비중첩하는 적어도 하나의 더미 홀이 정의된다. 평면상에서, 적어도 하나의 더미 홀 및 제2 반도체 패턴 사이의 최단 거리는 5㎛ 이하이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 결정질 반도체와 산화물 반도체를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 적어도 하나의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 반도체 물질을 포함하는 반도체 패턴을 포함한다. 반도체 장치의 일 실시예인 표시장치는 복수의 화소들 및 화소들을 제어하기 위한 구동회로를 포함할 수 있다. 구동회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 구동회로를 구성하는 박막 트랜지스터는 화소들을 제어하기 위한 전기적 신호들을 대응되는 화소에 제공한다.
화소들 각각은 화소 구동회로 및 화소 구동회로에 연결된 표시소자를 포함할 수 있다. 화소 구동회로는 적어도 하나의 박막 트랜지스터 및 커패시터를 포함할 수 있다. 화소 구동회로를 구성하는 박막 트랜지스터 및 커패시터는 구동회로로부터 제공된 전기적 신호에 따라 표시소자를 제어한다.
본 발명의 일 목적은 문턱 전압(threshold voltage)를 용이하게 제어할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 일 목적은 문턱 전압 산포의 균일도가 우수한 반도체 장치를 제공하는 것이다.
본 발명의 일 목적은 짧은 길이의 산화물 반도체 패턴을 포함할 수 있어 고해상도에 유리한 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예는 베이스 기판, 베이스 기판 상에 배치되고 제1 입력 전극; 제1 출력 전극, 제1 제어 전극 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터; 베이스 기판 상에 배치되고 제2 입력 전극, 제2 출력 전극, 제2 제어 전극 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터; 및 베이스 기판 상에 배치되고 제1 박막 트랜지스터 및 제2 박막 트랜지스터에 비중첩하는 적어도 하나의 더미 홀이 정의된 복수 개의 절연층들을 포함하고, 평면상에서, 적어도 하나의 더미 홀 및 제2 반도체 패턴 사이의 최단 거리는 5㎛ 이하인 것인 반도체 장치를 제공한다.
적어도 하나의 더미 홀은 하기 식 1을 만족하는 것일 수 있다.
[식 1]
2㎛ x 2㎛ ≤ X㎛2 ≤ 2㎛ x Y㎛
상기 식 1에서,
X는 평면상에서 상기 적어도 하나의 더미 홀의 면적의 총합이고,
Y는 상기 제2 반도체 패턴의 길이를 의미한다.
평면상에서, 적어도 하나의 더미 홀 및 제2 반도체 패턴 사이의 최단 거리는 2.5㎛ 이하인 것일 수 있다.
적어도 하나의 더미 홀은 도전성 물질로 충전되지 않는 것일 수 있다.
적어도 하나의 더미 홀은 적어도 일부가 절연 물질로 충전된 것일 수 있다.
복수 개의 절연층들은 제1 반도체 패턴 상측에 배치되고 제2 반도체 패턴 하측에 배치된 제1 절연층, 및 제2 반도체 패턴 상측에 배치된 제2 절연층을 포함하며, 적어도 하나의 더미 홀은 제1 절연층 및 제2 절연층을 관통하는 것일 수 있다. 제1 절연층은 다층 구조를 갖는 것일 수 있다.
제1 입력 전극 및 제1 출력 전극은 각각 제1 관통 홀 및 제2 관통 홀을 통해 제1 반도체 패턴과 접촉하고, 제2 입력 전극 및 제2 출력 전극은 각각 제3 관통 홀 및 제4 관통 홀을 통해 제2 반도체 패턴과 접촉하는 것일 수 있다.
적어도 하나의 더미 홀의 하측 말단과 베이스 기판 사이의 거리는 제1 관통 홀, 제2 관통 홀, 제3 관통 홀, 및 제4 관통 홀 각각의 하측 말단과 베이스 기판 사이의 거리보다 작은 것일 수 있다.
제2 반도체 패턴의 채널 영역의 길이는 2㎛ 이하인 것일 수 있다.
제1 박막 트랜지스터와 연결된 발광 다이오드를 더 포함하는 것일 수 있다.
본 발명의 일 실시예는 베이스 기판; 베이스 기판 상에 배치되고 제1 입력 전극, 제1 출력 전극, 제1 제어 전극 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터; 베이스 기판 상에 배치되고 제2 입력 전극, 제2 출력 전극, 제2 제어 전극 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터; 및 제1 반도체 패턴 상측에 배치되고 제2 반도체 패턴 하측에 배치된 제1 절연층; 및 제2 반도체 패턴 상측에 배치된 제2 절연층을 포함하고, 제1 절연층 및 제2 절연층을 관통하는 적어도 하나의 더미 홀이 정의되며, 적어도 하나의 더미 홀은 평면상에서 제1 박막 트랜지스터 및 제2 박막 트랜지스터에 비중첩하고, 제1 반도체 패턴보다 제2 반도체 패턴에 인접한 것일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 문턱 접압(threshold voltage)를 용이하게 제어할 수 있고, 보다 상세하게는 문턱 전압 산포의 균일도가 우수하다.
본 발명의 일 실시예에 따른 반도체 장치는 캐리어(carrier)로 작용할 수 있는 수소가 산화물 반도체 패턴에 흡수되는 양을 줄일 수 있어, 수소로 인한 결함 발생률을 방지하거나 최소화할 수 있으며, 이로 인해, 짧은 길이의 산화물 반도체 패턴 도입이 용이해져 고해상도 구현에도 유리하다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다.
도 5b는 도 5a의 I-I' 선에 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 11a는 비교예 1에 따른 반도체 장치의 전류-전압 관계를 도시한 그래프이다.
도 11b는 비교예 2에 따른 반도체 장치의 전류-전압 관계를 도시한 그래프이다.
도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 따른 반도체 장치의 전류-전압 관계를 도시한 그래프이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 일 실시예에 따른 반도체 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다. 도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 타이밍 제어부(TC), 주사 구동부(SDC), 데이터 구동부(DDC), 및 표시패널(DP)을 포함한다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다. 본 실시예에서 표시패널(DP)은 발광형 표시패널로 설명된다. 그러나, 본 발명에 따른 표시장치에 있어서 표시패널의 종류는 제한되지 않는다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 표시패널(DP)의 동작모드에 부합하게 변환된 영상데이터들(IDATA)과 각종 제어신호들(SCS, DCS)을 출력한다.
주사 구동부(SDC)는 타이밍 제어부(TC)로부터 주사 제어신호(SCS)를 수신한다. 주사 제어 신호(SCS)를 공급받은 주사 구동부(SDC)는 복수의 게이트 신호를 생성한다. 주사 제어 신호(SCS)는 주사 구동부(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
데이터 구동부(DDC)는 타이밍 제어부(TC)로부터 데이터 구동제어신호(DCS) 및 변환된 영상데이터들(IDATA)을 수신한다. 데이터 구동부(DDC)는 데이터 구동제어신호(DCS)와 변환된 영상데이터들(IDATA)에 근거하여 복수의 데이터 신호를 생성한다. 데이터 신호들은 표시패널(DP)에 공급된다.
표시패널(DP)은 외부로부터 전기적 신호를 인가 받아 영상을 표시한다. 표시패널(DP)은 복수의 주사 라인(SL1~SLn), 복수의 데이터 라인(DL1~DLm), 및 복수의 화소(PX11~PXnm)를 포함한다.
주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 배열된다. 주사 라인들(SL1~SLn)은 주사 구동부(SDC)로부터 주사 신호들을 순차적으로 공급받는다.
데이터 라인들(DL1~DLm)은 주사 라인들(SL1~SLn)에 절연되게 교차한다. 데이터 라인들(DL1~DLm)은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 배열된다. 데이터 라인들(DL1~DLm)은 데이터 구동부(DDC)로부터 데이터 신호들을 수신한다.
표시패널(DP)은 외부로부터 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 화소들(PX11~PXnm) 각각은 대응하는 주사 신호에 응답하여 턴-온된다. 화소들(PX11~PXnm) 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 수신하고, 대응하는 주사 신호에 응답하여 광을 생성한다. 제1 전원전압(ELVDD)은 제2 전원전압(ELVSS) 보다 높은 레벨의 전압이다.
화소들(PX11~PXnm)은 매트릭스 형상으로 배열될 수 있다. 화소들(PX11~PXnm)은 주사 라인들(SL1~SLn) 중 대응되는 주사 라인에 연결되고, 화소들(PX11~PXnm)은 데이터 라인들(DL1~DLm) 중 대응되는 데이터 라인에 연결된다.
화소들(PX11~PXnm) 각각은 대응되는 주사 라인으로부터 주사 신호를 수신하고, 대응되는 데이터 라인으로부터 데이터 신호를 수신한다. 화소들(PX11~PXnm) 각각은 대응하는 주사 신호에 응답하여 턴-온 된다. 화소들(PX11~PXnm) 각각은 대응하는 데이터 신호에 대응하는 광을 생성하여 영상을 표시한다.
도 2를 참조하면, 화소들(PX11~PXnm) 각각은 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)의 발광을 제어하는 화소의 구동회로를 포함한다. 화소 구동회로는 복수의 박막 트랜지스터들(TR1, TR2) 및 커패시터(CST)를 포함할 수 있다. 주사 구동부(SDC)와 데이터 구동부(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다. 본 실시예에서 발광 다이오드는 유기 발광층을 포함하는 유기발광 다이오드로 설명된다. 그러나 본 발명은 이에 제한되지 않는다. 발광층은 퀀텀닷 퀀텀로드, 퀀텀튜브와 같은 무기 발광물질을 포함할 수 있다. 이하, 발광 표시패널은 유기발광 표시패널로 설명된다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 주사 라인들(SL1~SLn), 데이터 라인들(DL1~DLm), 화소들(PX11~PXnm), 주사 구동부(SDC), 및 데이터 구동부(DDC)를 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 절연층들을 형성할 수 있다. 절연층들 각각은 표시패널(DP) 전체를 커버하는 박막이거나, 표시패널(DP)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 화소들(PX11~PXnm )을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
도 2에는 복수의 주사 라인들(SL1~SLn) 중 i번째 주사 라인(Gi)과 복수의 데이터 라인들(DL1~DLm) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)의 등가 회로를 예시적으로 도시하였다. 한편, 도 2에 도시된 화소 구동회로는 하나의 예시에 불과하고 구동회로의 구성은 변형되어 실시될 수 있다.
화소(PXij)는 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 제어하는 화소 구동회로를 포함한다. 화소 구동회로는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 및 커패시터(CST)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 제2 박막 트랜지스터(TR2)의 출력 전극 및 커패시터(CST)의 제1 커패시터 전극에 연결된 제어전극, 제1 전원전압(ELVDD)을 수신하는 입력전극, 및 출력전극을 포함한다. 제1 박막 트랜지스터(TR1)의 출력전극은 유기발광 다이오드(OLED)에 연결된다.
제1 박막 트랜지스터(TR1)는 커패시터(CST)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 커패시터(CST)에 충전된 전하량에 따라 제1 박막 트랜지스터(TR1)의 턴-온 시간이 결정된다. 실질적으로 제1 박막 트랜지스터(TR1)의 출력전극은 유기발광 다이오드(OLED)에 제1 전원전압(ELVDD)보다 낮은 레벨의 전압을 공급한다. 본 발명의 일 실시예에서 제1 박막 트랜지스터(TR1)는 구동 트랜지스터일 수 있다.
유기발광 다이오드(OLED)는 제1 박막 트랜지스터(TR1)에 연결된 제1 전극 및 제2 전원전압(ELVSS)을 수신하는 제2 전극을 포함한다. 유기발광 다이오드(OLED)는 제1 전극과 제2 전극 사이에 배치된 발광 패턴을 포함할 수 있다.
유기발광 다이오드(OLED)는 제1 박막 트랜지스터(TR1)의 턴-온 구간동안 발광된다. 유기발광 다이오드(OLED)에서 생성된 광의 컬러는 발광 패턴을 이루는 물질에 의해 결정된다. 예컨대, 유기발광 다이오드(OLED)에서 생성된 광의 컬러는 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다.
제2 박막 트랜지스터(TR2)는 i번째 주사 라인(SLi)에 연결된 제어전극, j번째 데이터 라인(DLj)에 연결된 입력전극, 및 출력전극을 포함한다. 제2 박막 트랜지스터(TR2)는 i번째 주사 라인(SLi)에 인가된 주사 신호에 응답하여 j번째 데이터 라인(DLj)에 인가된 데이터 신호를 출력한다. 본 발명의 일 실시예에서 제2 박막 트랜지스터(TR2)는 제어 트랜지스터일 수 있고, 예를 들어, 스위칭 트랜지스터일 수 있다. 도 2에서는 제어 트랜지스터가 1개의 박막 트랜지스터를 포함하는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제어 트랜지스터는 1개를 초과하는 박막 트랜지스터들로 이루어질 수도 있으며, 예를 들어 5개 또는 6개의 박막 트랜지스터들로 이루어질 수도 있다.
커패시터(CST)는 제2 박막 트랜지스터(TR2)에 연결된 제1 커패시터 전극 및 제1 전원전압(ELVDD)을 수신하는 제2 커패시터 전극을 포함한다. 커패시터(CST)는 제2 박막 트랜지스터(TR2)로부터 수신한 데이터 신호에 대응하는 전압과 제1 전원전압(ELVDD)의 차이에 대응하는 전하량을 충전한다.
한편, 이는 예시적으로 기재한 것이고, 본 발명에 따른 반도체 장치는 어느 하나의 실시예에 한정되지 않으며, 다양한 형태의 트랜지스터들을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판(SUB), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 및 복수 개의 절연층들(IL1, IL2)을 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2) 각각은 도 2에 도시된 화소 구동 회로들 중 어느 하나의 트랜지스터일 수 있다. 예를 들어, 제1 박막 트랜지스터(T1)는 도 2에 도시된 제1 박막 트랜지스터(TR1)에 대응되고, 제2 박막 트랜지스터(T2)는 도 2에 도시된 제2 박막 트랜지스터(TR2)에 대응될 수 있다. 한편, 이는 예시적으로 기재한 것이며, 본 발명이 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(T1), 및 제2 박막 트랜지스터(T2) 각각은 베이스 기판(SUB) 상면에 배치되며, 베이스 기판(SUB)의 상면은 제1 방향(DR1) 및 제2 방향(DR2, 도 1 참조)에 의해 정의된다. 복수 개의 절연층들(IL1, IL2) 각각은 베이스 기판(SUB) 상면에 배치된다.
도 3은 제1 방향(DR1)으로 이격된 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 도시하였으나, 본 발명은 이에 제한되지 않으며, 이는 하나의 예시에 불과하다.
도 3에서는 제1 제어 전극(CE1)이 제1 반도체 패턴(SP1) 상부에 배치되는 것을 예를 들어 도시하였으나 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 3에서는 제2 제어 전극(CE2)이 제2 반도체 패턴(SP2) 상부에 배치되는 것을 예를 들어 도시하였으나 본 발명의 범위가 이에 한정되는 것은 아니다. 이하에서는 제1 박막 트랜지스터(T1), 및 제2 박막 트랜지스터(T2) 각각이 일명 탑 게이트 구조를 갖는 것을 예를 들어 설명하나, 본 발명의 일 실시예에 따른 반도체 장치의 구조가 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(T1)는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제1 제어 전극(CE1), 및 제1 반도체 패턴(SP1)을 포함한다. 제1 박막 트랜지스터(T1)는 유기발광 다이오드(OLED, 도2 참조)에 연결된 구동 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
제2 박막 트랜지스터(T2)는 제2 입력 전극(IE2), 제2 출력 전극(OE2), 제2 제어 전극(CE2), 및 제2 반도체 패턴(SP2)을 포함한다. 제2 박막 트랜지스터(T2)는 화소(PXij)를 턴-온 하기 위한 제어 트랜지스터, 예를 들어 스위칭 트랜지스터일 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어 제2 박막 트랜지스터(T2)가 구동 트랜지스터일 수도 있다.
베이스 기판(SUB)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 및 복수 개의 절연층들(IL1, IL2) 등이 배치될 수 있는 층, 필름, 또는 플레이트일 수 있다. 베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 금속 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 반도체 패턴(SP1)은 결정질 반도체를 포함한다. 예를 들어, 제1 반도체 패턴(SP1)은 다결정 실리콘과 같은 다결정 반도체 물질을 포함할 수 있다.
제1 반도체 패턴(SP1)은 불순물이 포함된 제1 영역(AR11) 및 제3 영역(AR13), 제1 영역(AR11)과 제3 영역(AR13)에 인접한 제2 영역(AR12)으로 구분될 수 있다. 불순물은 도펀트(dopant)일 수 있다. 제1 영역(AR11)은 제1 입력 전극(IE1)에 접속되고, 제3 영역(AR13)은 제1 출력 전극(OE1)에 접속된다.
제2 영역(AR12)은 제1 영역(AR11)과 제3 영역(AR13) 사이에 배치되고 제1 제어 전극(CE1)과 평면상에서 중첩될 수 있다. 제2 영역(AR12)은 제1 박막 트랜지스터(T1)의 채널 영역일 수 있다. 제1 박막 트랜지스터(T1)의 채널 영역은 다결정 반도체 물질을 포함할 수 있다. 이에 따라, 제1 박막 트랜지스터(T1)는 향상된 이동도를 갖고, 높은 신뢰성을 가진 구동 소자로 기능할 수 있다. "평면상에서"란, 반도체 장치를 두께 방향(DR3)으로 바라보았을 때를 의미하는 것일 수 있다.
제2 반도체 패턴(SP2)은 산화물 반도체를 포함한다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 예를 들어, 산화물 반도체는 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다. 한편, 제2 반도체 패턴(SP2)은 결정화된 산화물 반도체를 포함할 수 있다. 산화물 반도체의 결정은 수직 방향의 방향성을 가질 수 있다.
제2 반도체 패턴(SP2)은 불순물이 포함된 제1 영역(AR21) 및 제3 영역(AR23), 제1 영역(AR21)과 제3 영역(AR23)에 인접한 제2 영역(AR22)으로 구분될 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 사이에 두고 서로 이격된다. 제1 영역(AR21)은 제2 입력 전극(IE2)에 접속되고, 제3 영역(AR23)은 제2 출력 전극(OE2)에 접속된다.
제2 영역(AR22)은 제2 제어 전극(CE2)과 평면상에서 중첩될 수 있다. 제2 영역(AR22)은 제2 박막 트랜지스터(T2)의 채널 영역일 수 있다. 제2 반도체 패턴(SP2)에 있어서, 불순물은 환원된 금속 물질들일 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 이루는 금속 산화물로부터 환원된 금속 물질들을 포함할 수 있다. 이에 따라, 제2 박막 트랜지스터(T2)는 누설전류를 낮출 수 있어 온-오프 특성이 향상된 스위칭 트랜지스터로 기능할 수 있다.
복수 개의 절연층들(IL1, LI2)은 예를 들어, 제1 반도체 패턴(SP1) 상측에 배치되고, 제2 반도체 패턴(SP2) 하측에 배치된 제1 절연층(IL1), 및 제2 반도체 패턴(SP2) 상측에 배치된 제2 절연층(IL2)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라 추가의 절연층을 더 포함할 수 있다.
제1 절연층(IL1)은 다층 구조를 갖는 것일 수 있다. 제1 절연층(IL1)이 다층 구조를 갖는 경우, 각 층에 포함되는 재료는 서로 동일할 수도 있고, 요구되는 특성에 따라 상이할 수도 있다. 제1 절연층(IL1)은 베이스 기판(SUB) 상에 순차적으로 배치된 제1 서브 절연층(IL1-1) 및 제2 서브 절연층(IL1-2)을 포함하는 것일 수 있다. 다만, 한정되는 것은 아니며, 필요에 따라 추가의 서브 절연층을 더 포함할 수 있다. 예를 들어, 제1 서브 절연층(IL1-1)은 베이스 기판(SUB) 상에 배치되어 제1 반도체 패턴(SP1)의 적어도 일부를 커버하고, 제2 서브 절연층(IL1-2)은 제1 서브 절연층(IL1-1) 상에 배치되어 제1 제어 전극(CE1)을 커버하는 것일 수 있다.
제1 절연층(IL1)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연층(IL1)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 절연층(IL1) 상에 제2 반도체 패턴(SP2)이 배치될 수 있다. 제2 반도체 패턴(SP2) 상에는 제2 반도체 패턴(SP2)의 일부를 노출시키는 절연 패턴(IP)이 배치될 수 있다. 절연 패턴(IP)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)을 커버하고, 제1 영역(AR21) 및 제3 영역(AR23)을 노출시키는 것일 수 있다.
절연 패턴(IP) 상에는 제2 제어 전극(CE2)이 배치될 수 있다. 제2 제어 전극(CE2)은 평면상에서 절연 패턴(IP)과 중첩할 수 있다. 절연 패턴(IP)의 측면과 제2 제어 전극(CE2)의 측면은 하나의 라인을 따라 정렬될 수 있다. 제1 영역(AR21)과 제2 영역(AR22) 사이의 경계 및 제2 영역(AR22)과 제3 영역(AR23) 사이의 경계는 절연 패턴(IP)의 측면을 따라 정렬될 수 있다. 절연 패턴(IP)과 제2 제어 전극(CE2)은 평면상에서 동일한 형상을 가질 수 있다. 제2 제어 전극(CE2)은 절연 패턴(IP)에 접촉한다.
제2 절연층(IL2)은 제1 절연층(IL1) 상에 배치되어, 제2 반도체 패턴(SP2)의 적어도 일부, 절연 패턴(IP), 및 제2 제어 전극(CE2)를 커버하는 것일 수 있다. 제2 절연층(IL2)은 단층 구조일 수도 있고, 다층 구조일 수도 있다.
제2 절연층(IL2)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 이에 한정되는 것은 아니나, 제2 절연층(IL2)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함하는 무기층을 포함할 수 있다.
제1 절연층(IL1) 및 제2 절연층(IL2)에는 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하는 적어도 하나의 더미 홀(DH)이 정의된다. 적어도 하나의 더미 홀(DH)은 평면상에서 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)와 비중첩한다. 적어도 하나의 더미 홀(DH)을 통해 제2 반도체 패턴(SP2) 내부에 흡수될 경우 캐리어(carrier) 역할을 할 수 있는 수소가 외부로 확산될 수 있다. 다시 말해, 적어도 하나의 더미 홀(DH)은 제2 반도체 패턴(SP2) 특성에 영향을 줄 수 있는 수소를 빼내는 아웃개싱 홀(outgassing hole)이다.
적어도 하나의 더미 홀(DH)은 평면상에서 제1 반도체 패턴(SP1) 보다 제2 반도체 패턴(SP2)에 인접하게 정의된다. 적어도 하나의 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 거리에 대해서는 구체적으로 후술하도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판(SUB) 및 제1 반도체 패턴(SP1) 사이에 배치된 버퍼층(BF)을 더 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 본 발명의 일 실시예에 따른 반도체 장치는 필요에 따라 당 기술분야에 알려진 일반적인 구성요소를 더 포함하는 것일 수 있다. 버퍼층(BF)은 베이스 기판(SUB)과 제1 반도체 패턴(SP1)의 결합력을 향상시킬 수 있다. 버퍼층(BF)은 무기물 및/또는 유기물 중 어느 하나를 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스 기판(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BF)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.
복수 개의 절연층들(IL1, IL2)에는 적어도 하나의 더미 홀(DH) 이외의 홀들이 정의될 수 있다. 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하고, 서로 이격된 제1 관통 홀(CH1) 및 제2 관통 홀(CH2)이 정의될 수 있다. 제1 입력 전극(IE1)은 제1 관통 홀(CH1)을 통해 제1 반도체 패턴(SP1)과 접촉하고, 제1 출력 전극(OE1)은 제2 관통 홀(CH2)을 통해 제1 반도체 패턴(SP1)과 접촉할 수 있다. 예를 들어, 제1 입력 전극(IE1)은 제1 관통 홀(CH1)을 통해 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 접촉하고, 제1 출력 전극(OE1)은 제2 관통 홀(CH2)을 통해 제1 반도체 패턴(SP1)의 제3 영역(AR13)과 접촉할 수 있다.
제2 절연층(IL2)을 관통하고, 서로 이격된 제3 관통 홀(CH3) 및 제4 관통 홀(CH4)이 정의될 수 있다. 제2 입력 전극(IE2)은 제3 관통 홀(CH3)을 통해 제2 반도체 패턴(SP2)과 접촉하고, 제2 출력 전극(OE2)은 제4 관통 홀(CH4)을 통해 제2 반도체 패턴(SP2)과 접촉할 수 있다. 예를 들어, 제2 입력 전극(IE2)은 제3 관통 홀(CH3)을 통해 제2 반도체 패턴(SP2)의 제1 영역(AR21)과 접촉하고, 제2 출력 전극(OE2)은 제4 관통 홀(CH4)을 통해 제2 반도체 패턴(SP2)의 제3 영역(AR23)과 접촉할 수 있다.
제1 관통 홀(CH1), 제2 관통 홀(CH2), 제3 관통 홀(CH3), 및 제4 관통 홀(CH4)은 도전성 물질로 충전된 것일 수 있다. 이와 달리, 적어도 하나의 더미 홀(DH)은 도전성 물질로 충전되지 않은 것일 수 있다. 도시하지는 않았으나, 적어도 하나의 더미 홀(DH)의 적어도 일부는 절연성 물질로 충전되는 것일 수도 있고, 예를 들어, 제2 절연층(IL2) 상에 배치되는 층의 물질과 동일한 물질로 적어도 일부가 충전되는 것일 수 있다. 다만, 이에 의하여 한정되는 것은 아니며, 적어도 하나의 더미 홀(DH)은 어떠한 물질로도 충전되지 않은 것일 수 있다.
반도체 장치를 형성하는 제조 과정에서 제1 절연층(IL1)으로부터 수소가 발생하게 되며, 상기 수소가 확산되어 제2 반도체 패턴(SP2)으로 흡수되는 것을 효율적으로 방지하기 위해서는 적어도 하나의 더미 홀(DH)이 제2 절연층(IL2) 뿐만 아니라 제1 절연층(IL1)까지 관통되어야 한다. 즉, 적어도 하나의 더미 홀(DH)이 수소를 외부로 확산시키는 역할을 효율적으로 수행하기 위해서는 제1 절연층(IL1) 및 제2 절연층(IL2)을 모두 관통하도록 정의되어야 한다.
따라서, 적어도 하나의 더미 홀(DH)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D1)는 제1 관통 홀(CH1)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D2)보다 작은 것일 수 있다. 적어도 하나의 더미 홀(DH)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D1)는 제2 관통 홀(CH2)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D3)보다 작은 것일 수 있다. 적어도 하나의 더미 홀(DH)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D1)는 제3 관통 홀(CH3)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D4)보다 작은 것일 수 있다. 적어도 하나의 더미 홀(DH)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D1)는 제4 관통 홀(CH4)의 하측 말단과 베이스 기판(SUB) 사이의 거리(D5)보다 작은 것일 수 있다.
적어도 하나의 더미 홀(DH)은 제1 관통 홀(CH1) 및 제2 관통 홀(CH2)을 형성하는 단계에서 함께 형성될 수 있다. 다시 말해, 적어도 하나의 더미 홀(DH)을 형성하기 위한 추가의 공정이 요구되지 않을 수 있다.
도 5a는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다. 도 5b는 도 5a에 I-I' 선에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 평면상에서, 적어도 하나의 더미 홀(DH) 및 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)는 5㎛ 이하이다. 적어도 하나의 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 거리를 고려하지 않고 랜덤으로 홀을 정의하는 경우, 목적하는 아웃개싱 홀 역할을 충분히 수행하지 못한다. 구체적으로, 최단 거리(SD1)가 5㎛를 초과하는 경우, 적어도 하나의 더미 홀(DH)이 수소를 외부로 충분히 확산시키지 못해, 여전히 제2 반도체 패턴(SP2)의 영향을 미칠 수 있는 양의 수소가 제2 반도체 패턴(SP2)로 흡수된다. 최단 거리(SD1)은 제2 반도체 패턴(SP2)의 길이와 무관하게 5㎛ 이하일 것이 요구된다.
제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)는 2㎛ 이하일 수 있다. 채널 영역(AR22)의 길이(L1)는 제1 방향(DR1)으로의 길이를 의미한다. 전술한 바와 같이, 제2 반도체 패턴(SP2)의 채널 영역(AR22)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)이다.
평면상에서, 적어도 하나의 더미 홀(DH) 및 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)가 5㎛ 이하가 되도록 함으로써, 전술한 바와 같이, 적어도 하나의 더미 홀(DH)이 수소를 외부로 충분히 확산시킬 수 있게 되며, 결과적으로 제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)를 보다 작게 구현하는데 유리하다. 구체적으로, 제2 반도체 패턴(SP2)의 채널 영역(AR22) 내부로 흡수되는 수소의 양이 동일하더라도 제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)가 작을수록 수소의 농도가 높아지게 된다. 따라서, 제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)가 작을수록 캐리어로 작용할 수 있는 수소에 대해 더욱 취약하다는 문제가 있었다. 본 발명의 일 실시예에 따른 반도체 장치는 최단 거리(SD1) 5㎛ 이하를 만족하는 적어도 하나의 더미 홀(DH)을 정의함으로써 제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)를 작게하더라도 상기 문제를 최소화하거나 방지할 수 있다.
제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)는 2㎛ 이하를 만족하는 범위에서 작을수록 고해상도 반도체 장치 구현에 유리하다. 예를 들어, 제2 반도체 패턴(SP2)의 채널 영역(AR22)의 길이(L1)는 1.5㎛ 이하, 1.3㎛ 이하, 또는 1㎛ 이하일 수 있다.
평면상에서, 적어도 하나의 더미 홀(DH) 및 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)는 바람직하게는 3㎛ 이하, 보다 바람직하게는 2.5㎛일 수 있다. 평면상에서, 적어도 하나의 더미 홀(DH) 및 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)는 5㎛ 이하의 범위를 만족한다면 작을수록 더 바람직하나, 공정 산포를 고려할 때, 1㎛ 이상인 것일 수 있다. 다만, 이에 의하여 한정되는 것은 아니다.
적어도 하나의 더미 홀(DH)은 복수 개의 절연층들(도 3의 IL1, IL2)에 하기 식 1을 만족하도록 정의될 수 있다.
[식 1]
2㎛ x 2㎛ ≤ X㎛2 ≤ 2㎛ x Y㎛
상기 식 1에서, X는 평면상에서 적어도 하나의 더미 홀(DH)의 면적의 총합이고, Y는 제2 반도체 패턴(SP2)의 길이를 의미한다. 예를 들어, 더미 홀(DH)이 복수 개일 경우, 각각의 평면상에서의 면적의 합이 X이고, Y는 제2 반도체 패턴(SP2)의 제1 방향(DR1)으로의 길이를 의미한다. X는 식 1을 만족하는 범위 내에서, 클수록 바람직하나, 이에 한정되는 것은 아니다.
상기 식 1을 만족할 경우, 적어도 하나의 더미 홀(DH)의 아웃개싱 홀로서의 역할이 더욱 우수하게 구현되며, 제2 박막 트랜지스터(T2) 산포 균일도가 향상된다는 효과가 있다.
적어도 하나의 더미 홀(DH)은 복수 개의 절연층들(도 3의 IL1, IL2)에 하기 식 2를 만족하도록 정의될 수 있다.
[식 2]
2㎛ x 2㎛ ≤ X㎛2 ≤ 2㎛ x Z㎛
식 2에서, X는 식 1에서 정의한 바와 동일하며, Z는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)간의 거리를 의미한다. Z는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)간의 제1 방향(DR1)으로의 제1 방향(DR1)으로의 최단 거리일 수 있다.
상기 식 2를 만족할 경우, 적어도 하나의 더미 홀(DH)의 아웃개싱 홀로서의 역할이 더욱 우수하게 구현되며, 또한 제2 박막 트랜지스터(T2) 산포 균일도가 향상된다는 효과가 있다.
도 3, 도 4, 도 5a 및 도 5b에서는 1개의 더미 홀(DH)이 정의된 것을 예를 들어 도시하였으나, 이에 한정되는 것은 아니다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다. 도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 제2 박막 트랜지스터의 일부를 예시적으로 도시한 평면도이다.
도 6 내지 도 8을 참조하면, 적어도 하나의 더미 홀(DH)은 다양한 형태로 복수 개의 절연층들(도 3의 IL1, IL2)에 정의될 수 있다. 예를 들어, 더미 홀(DH)은 서로 이격된 복수 개일 수 있다. 도 6을 참조하면, 더미 홀(DH)이 복수 개일 경우, 평면상에서, 제2 반도체 패턴(SP2)과 더미 홀(DH) 사이의 거리(SD1, SD2)는 복수 개이며, 이 경우에도 최단 거리(SD1)는 5㎛ 이하이여야 하며, 바람직하게는 3㎛ 이하, 더욱 바람직하게는 2.5㎛일 수 있다. 도 7을 참조하면, 적어도 하나의 더미 홀(DH)은 평면상에서 일정한 규칙을 가지는 패턴일 수 있으나, 이에 한정되는 것은 아니다. 전술한 바와 같이, 적어도 하나의 더미 홀(DH)의 평면상에서의 면적은 일정 범위 내에서는 클수록 바람직하며, 도 8에 도시된 바와 같이 더미 홀(DH)이 정의될 수 있다.
평면상에서 적어도 하나의 더미 홀(DH)의 형상은 특별히 제한되지 않으며, 다각형, 원형, 또는 타원형 등 다양한 형상을 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
이에 한정되는 것은 아니나, 본 발명의 일 실시예에 따른 반도체 장치는 제1 박막 트랜지스터(T1)와 중첩하여 정의되는 소정의 커패시터를 포함할 수 있다. 도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제2 서브 절연층(IL1-2) 상에 배치된 상부 전극(UE)을 더 포함할 수 있고, 커패시터는 제1 제어 전극(CE1) 및 상부 전극(UE)에 의해 정의될 수 있다. 제1 제어 전극(CE1)과 상부 전극(UE)은 평면상에서 서로 중첩되도록 배치될 수 있고, 중첩된 영역에서 소정의 전계를 형성할 수 있다. 제1 제어 전극(CE1)은 제1 박막 트랜지스터(T1)의 일 구성이 되는 동시에 커패시터(도 2의 CST)의 일 전극이 될 수 있다. 제1 제어 전극(CE1) 및 상부 전극(UE)에 의해 정의되는 커패시터는 도 2의 커패시터(도 2의 CST)에 대응되는 것일 수 있다. 다만, 이에 의하여 한정되는 것은 아니며, 소정의 커패시터는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 각각과 제1 방향(DR1)으로 이격되어 배치될 수도 있다.
전술한 바와 같이, 제1 절연층(IL1)은 필요에 따라, 제1 서브 절연층(IL1-1) 및 제2 서브 절연층(IL1-2) 외의 서브 절연층을 더 포함할 수 있다. 예를 들어, 제1 절연층(IL1)은 제2 서브 절연층(IL1-2) 상에 배치되고, 상부 전극(UE)의 적어도 일부를 커버하는 제3 서브 절연층(IL1-3)을 더 포함할 수 있다. 제3 서브 절연층(IL1-3)은 제2 반도체 패턴(SP2) 하부에 배치된다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 10을 참조하면, 전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 발광 다이오드를 더 포함할 수 있으며, 예를 들어, 유기발광 다이오드(OLED)를 더 포함할 수 있다. 유기발광 다이오드(OLED)는 제1 박막 트랜지스터(T1)와 연결될 수 있다.
유기발광 다이오드(OLED)는 애노드(AE), 캐소드(CE) 및 애노드(AE)와 캐소드(CE) 사이에 배치된 유기층을 포함할 수 있다. 유기층은 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL)을 포함할 수 있다.
제3 절연층(IL3) 상에 배치된 층간 절연막(ILD)을 더 포함할 수 있다. 층간 절연막(ILD)은 무기물 및/또는 유기물을 포함한다. 층간 절연막(ILD)에는 층간 절연막(ILD)을 관통하는 제5 관통 홀(CH5)이 정의될 수 있다. 제5 관통 홀(CH5)은 제1 출력 전극(OE1)에 중첩하는 영역에 정의될 수 있다.
층간 절연막(ILD) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제5 관통 홀(CH5)을 통해 제1 박막 트랜지스터(T1)의 제1 출력 전극(OE1)에 접속된다.
층간 절연막(ILD) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 유기막 및/또는 유기막을 포함할 수 있다. 화소 정의막(PDL)에는 소정의 개구부(OP-PX)가 정의된다. 개구부(OP-PX)는 애노드(AE)의 적어도 일부를 노출시킨다.
애노드(AE) 상에 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 캐소드(CE)가 순차적으로 적층된다. 발광층(EML)은 개구부(OP-PX)에 중첩하는 발광 패턴일 수 있다. 제1 전하 제어층(HCL)은 정공 수송 영역이고, 제2 전하 제어층(ECL)은 전자 수송 영역일 수 있다. 유기발광 다이오드(OLED)는 애노드(AE) 및 캐소드(CE) 사이의 전압 차이를 이용하여 발광층(EML)으로부터 광을 생성한다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 표시장치는 캐소드(CE) 상에 배치되는 유기막 및/또는 무기막을 더 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다. 이하에서는 앞서 설명한 반도체 장치와의 차이점을 위주로 구체적으로 설명하고, 설명되지 않은 부분은 전술한 내용에 따른다.
도 3 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판(SUB), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제1 절연층(IL1), 및 제2 절연층(IL2)을 포함한다. 베이스 기판(SUB), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제1 절연층(IL1) 및 제2 절연층(IL2)에 관해 별도로 설명되지 않은 부분은 전술한 내용에 따른다.
예를 들어, 제1 절연층(IL1)은 제1 박막 트랜지스터(T1)의 일 구성인 제1 반도체 패턴(SP1) 상측에 배치되고, 제2 박막 트랜지스터(T2)의 일 구성인 제2 반도체 패턴(SP2) 하측에 배치된다. 제2 절연층(IL2)은 제2 박막 트랜지스터(T2)의 일 구성인 제2 반도체 패턴(SP2) 상측에 배치된다. 제1 절연층(IL1)은 다층 구조를 갖는 것일 수 있고, 제2 절연층(IL2)은 단층 구조 또는 다층 구조를 갖는 것일 수 있다.
제1 절연층(IL1) 및 제2 절연층(IL2)에는 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하는 적어도 하나의 더미 홀(DH)이 정의된다. 적어도 하나의 더미 홀(DH)은 반도체 장치 공정 과정에서 발생하는 수소를 외부로 확산시키는 아웃개싱 홀이다. 수소는 예를 들어, 공정 과정에서 제1 절연층(IL1)으로부터 발생할 수 있으나, 이에 한정되는 것은 아니다.
적어도 하나의 더미 홀(DH)은 평면상에서 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)와 비중첩하며, 제1 반도체 패턴(SP1)보다 제2 반도체 패턴(SP2)에 인접하게 정의된다. 예를 들어, 평면상에서, 적어도 하나의 더미 홀(DH) 및 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)는 5㎛ 이하이며, 바람직하게는 3㎛ 이하, 더욱 바람직하게는 2.5㎛ 이하일 수 있고, 1㎛ 이상일 수 있다. 또한, 적어도 하나의 더미 홀(DH)은 전술한 식 1 또는 식 2를 만족하도록 정의될 수 있다.
적어도 하나의 더미 홀(DH)은 도전성 물질로 충전되지 않는 것이며, 예를 들어, 어떠한 물질로도 충전되지 않는 것일 수도 있다. 다만, 이에 의하여 한정되는 것은 아니며, 적어도 하나의 더미 홀(DH)의 적어도 일부가 절연 물질로 충전될 수도 있으며, 예를 들어, 제2 절연층(IL2) 상에 배치되는 층의 재료와 동일한 물질로 적어도 일부가 충전될 수도 있다.
이하, 구체적인 실시예 및 비교예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
[실시예 1]
복수 개의 절연층들(IL1, IL2)에 1개의 더미 홀(DH)을 정의하고, 평면상에서 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 거리는 약 2.5㎛이며, 평면상에서 더미 홀(DH)의 면적은 약 4㎛2인 반도체 장치를 제조하였다.
[비교예 1]
복수 개의 절연층들(IL1, IL2)에 4개의 더미 홀(DH)들을 정의하고, 평면상에서 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)는 약 20㎛이하이며, 평면상에서 더미 홀(DH)들 각각의 면적이 약 4㎛2인 것을 제외하고는 실시예 1과 동일하게 반도체 장치를 제조하였다.
[비교예 2]
복수 개의 절연층들(IL1, IL2)에 더미 홀(DH)이 정의되지 않은 것을 제외하고는 실시예 1과 동일하게 반도체 장치를 제조하였다.
비교예 1, 비교예 2 및 실시예 1에 따른 반도체 장치의 전류-전압 그래프를 도 11a 내지 도 11c에 도시하였다.
도 11a를 참조하면, 평면상에서 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)가 5㎛ 이하인 것을 만족하지 못하는 경우, 문턱 전압이 불균일하게 나타나는 것을 볼 수 있다. 이는, 더미 홀(DH)이 정의되더라도 제2 반도체 패턴(SP2)과의 거리가 고려되지 않은 경우, 더미 홀(DH)을 통해 수소가 빠져나가는 효과가 효율적이지 못하기 때문으로 판단된다.
도 11b를 참조하면, 더미 홀(DH)이 제공되지 않은 경우, 반도체 장치에 쇼트 불량이 발생하는 것을 알 수 있으며, 이는 수소가 빠져나갈 수 있는 더미 홀(DH)이 제공되지 못해, 제2 반도체 패턴(SP2) 내부로 흡수되는 양이 많고, 수소가 제2 반도체 패턴(SP2) 내에서 캐리어 역할을 하기 때문으로 판단된다.
도 11c를 참조하면, 평면상에서 더미 홀(DH)과 제2 반도체 패턴(SP2) 사이의 최단 거리(SD1)가 5㎛ 이하인 것을 만족하도록 더미 홀(DH)이 정의되는 경우, 일정한 문턱 전압이 유지됨을 알 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 수소의 영향에 취약한 산화물 반도체를 포함하는 반도체 패턴 주변부에 수소를 외부로 확산시키는 더미 홀을 정의함으로써 수소에 의한 불량 발생을 최소화하거나 방지할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는 단순히 산화물 반도체를 포함하는 반도체 패턴 주변부에 더미 홀을 정의하는 것이 아니라, 더미 홀이 아웃개싱 홀로써 효율적으로 작용할 수 있는 거리를 고려하여 더미 홀을 정의하는 것을 일 특징으로 하며, 이로 인해 수소의 영향을 최소화하거나 방지한다.
구체적으로, 반도체 장치 제작 공정에서 발생하는 수소는 산화물 반도체를 포함하는 반도체 패턴 내부에 흡수되어 캐리어로 작용하는 수소와 산화물 반도체 내부의 산소 결원(oxygen vacancy)을 채워(curing) 전기적 문제 발생을 줄여주는 수소로 구분될 수 있으며, 반도체 패턴 내부에 흡수되어 캐리어로 작용하는 수소의 경우, 반도체 내부에 흡수되어 결합되는 힘보다 더미 홀(DH)에 의해 빠져나가는 힘이 더 강해, 대부분이 더미 홀(DH)을 통해 빠져나가게 된다. 반면, 산소 결원을 채워주는 수소는 더미 홀(DH)에 의해 빠져나가기 전에 산소 결원을 채우는 힘 및 속도가 더 높아 더미 홀(DH)에 의해 빠져나가는 정도가 비교적 낮다.
결과적으로, 산화물 반도체를 포함하는 반도체 패턴 내부에 흡수되어 캐리어로 작용하는 수소 대부분이 더미 홀(DH)을 통해 외부로 확산되게 되며, 결과적으로 수소에 의해 문턱 전압이 일정하게 유지되지 않거나, 반도체 장치 자체가 쇼트 불량이 일어나는 것을 방지할 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 반도체 장치는 별도의 보상 회로를 부가하지 않으면서 용이하고 효율적으로 문턱 전압을 제어할 수 있다는 효과가 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SP1: 제1 반도체 패턴 CE1: 제1 제어 전극
IE1: 제1 입력 전극 OE1: 제1 출력 전극
SP2: 제2 반도체 패턴 CE2: 제2 제어 전극
IE2: 제2 입력 전극 OE2: 제2 출력 전극
T1: 제1 박막 트랜지스터 T2: 제2 박막 트랜지스터
DH: 적어도 하나의 더미 홀

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터;
    상기 베이스 기판 상에 배치되고, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터; 및
    상기 베이스 기판 상에 배치되고, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 비중첩하는 적어도 하나의 더미 홀이 정의된 복수 개의 절연층들을 포함하고,
    평면상에서, 상기 적어도 하나의 더미 홀 및 상기 제2 반도체 패턴 사이의 최단 거리는 5㎛ 이하인 것인 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 더미 홀은 하기 식 1을 만족하는 것인 반도체 장치:
    [식 1]
    2㎛ x 2㎛ ≤ X㎛2 ≤ 2㎛ x Y㎛
    상기 식 1에서,
    X는 평면상에서 상기 적어도 하나의 더미 홀의 면적의 총합이고,
    Y는 상기 제2 반도체 패턴의 길이를 의미한다.
  3. 제1항에 있어서,
    상기 최단 거리는 2.5㎛ 이하인 것인 반도체 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 더미 홀은 도전성 물질로 충전되지 않는 것인 반도체 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 더미 홀은 적어도 일부가 절연 물질로 충전된 것인 반도체 장치.
  6. 제1항에 있어서,
    상기 복수 개의 절연층들은
    상기 제1 반도체 패턴 상측에 배치되고, 상기 제2 반도체 패턴 하측에 배치된 제1 절연층; 및
    상기 제2 반도체 패턴 상측에 배치된 제2 절연층을 포함하며,
    상기 적어도 하나의 더미 홀은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 것인 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 절연층은 다층 구조를 갖는 것인 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 입력 전극 및 상기 제1 출력 전극은 각각 제1 관통 홀 및 제2 관통 홀을 통해 상기 제1 반도체 패턴과 접촉하고,
    상기 제2 입력 전극 및 상기 제2 출력 전극은 각각 제3 관통 홀 및 제4 관통 홀을 통해 상기 제2 반도체 패턴과 접촉하는 것인 반도체 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 더미 홀의 하측 말단과 상기 베이스 기판 사이의 거리는
    상기 제1 관통 홀, 상기 제2 관통 홀, 상기 제3 관통 홀, 및 상기 제4 관통 홀 각각의 하측 말단과 상기 베이스 기판 사이의 거리보다 작은 것인 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 반도체 패턴의 채널 영역의 길이가 2㎛ 이하인 것인 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 박막 트랜지스터와 연결된 발광 다이오드를 더 포함하는 것인 반도체 장치.
  12. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 박막 트랜지스터;
    상기 베이스 기판 상에 배치되고, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 박막 트랜지스터;
    상기 제1 반도체 패턴 상측에 배치되고, 상기 제2 반도체 패턴 하측에 배치된 제1 절연층; 및
    상기 제2 반도체 패턴 상측에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층 및 상기 제2 절연층을 관통하는 적어도 하나의 더미 홀이 정의되며,
    상기 적어도 하나의 더미 홀은 평면상에서 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 비중첩하고, 상기 제1 반도체 패턴보다 상기 제2 반도체 패턴에 인접한 것인 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 입력 전극 및 상기 제1 출력 전극은 각각 제1 관통 홀 및 제2 관통 홀을 통해 상기 제1 반도체 패턴과 접촉하고,
    상기 제2 입력 전극 및 상기 제2 출력 전극은 각각 제3 관통 홀 및 제4 관통 홀을 통해 상기 제2 반도체 패턴과 접촉하고,
    상기 적어도 하나의 더미 홀의 하측 말단과 상기 베이스 기판 사이의 거리는
    상기 제1 관통 홀, 상기 제2 관통 홀, 상기 제3 관통 홀, 및 상기 제4 관통 홀 각각의 하측 말단과 상기 베이스 기판 사이의 거리보다 작은 것인 반도체 장치.
  14. 제12항에 있어서,
    상기 적어도 하나의 더미 홀은 도전성 물질로 충전되지 않는 것인 반도체 장치.
  15. 제12항에 있어서,
    상기 적어도 하나의 더미 홀은 적어도 일부가 절연 물질로 충전된 것인 반도체 장치.
  16. 제12항에 있어서,
    평면상에서, 상기 적어도 하나의 더미 홀 및 상기 제2 반도체 패턴 사이의 최단 거리는 5㎛ 이하인 것인 반도체 장치.
  17. 제12항에 있어서,
    평면상에서, 상기 적어도 하나의 더미 홀 및 상기 제2 반도체 패턴 사이의 최단 거리는 2.5㎛ 이하인 것인 반도체 장치.
  18. 제12항에 있어서,
    상기 적어도 하나의 더미 홀은 하기 식 1을 만족하는 것인 반도체 장치:
    [식 1]
    2㎛ x 2㎛ ≤ X㎛2 ≤ 2㎛ x Y㎛
    상기 식 1에서,
    X는 평면상에서 상기 적어도 하나의 더미 홀의 면적의 총합이고,
    Y는 상기 제2 반도체 패턴의 길이를 의미한다.
  19. 제12항에 있어서,
    상기 제1 절연층은 다층 구조를 갖는 것인 반도체 장치.
  20. 제12항에 있어서,
    상기 제2 반도체 패턴의 채널 영역의 길이가 2㎛ 이하인 것인 반도체 장치.
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