KR20240033744A - 표시 패널 및 이의 제조 방법 - Google Patents

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김현호
김형기
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Abstract

일 실시예의 표시 패널은 복수 개의 절연층들, 절연층들 상측에 배치된 발광 소자, 제1 트랜지스터, 제1 트랜지스터와 이격된 제1 더미 도전 패턴을 포함할 수 있다. 제1 트랜지스터는 산화물 반도체 패턴 및 산화물 반도체 패턴 상측에 배치된 제1 게이트를 포함할 수 있다. 두께 방향과 수직한 일 방향에서, 제1 트랜지스터와 이격되고, 절연층들 중 적어도 상기 제1 트랜지스터와 접촉하는 제1 접촉 절연층들을 관통하는 제1 더미홀이 정의되며, 제1 더미 도전 패턴은 상기 제1 더미홀 내에 배치될 수 있다. 제1 더미홀이 정의된 표시 패널은 우수한 신뢰성을 나타낼 수 있다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 더미홀을 포함하는 표시 패널 및 이의 제조 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 표시 장치들은 영상을 표시하기 위한 표시 패널을 구비한다. 표시 패널은 발광 소자 및 발광 소자의 구동을 위한 트랜지스터들을 포함한다. 표시 패널에 포함된 발광 소자들은 회로에서 인가받은 전압에 따라 광을 발광하고 영상을 생성한다. 표시 패널의 신뢰성을 향상시키기 위해 발광 소자 및 트랜지스터들에 관한 연구가 진행되고 있다.
본 발명의 목적은 수소의 배출이 용이한 더미홀을 포함하는 표시 패널을 제공하는 것이다.
또한, 본 발명의 목적은 수소의 배출이 용이한 더미홀을 형성하는 단계를 포함하는 표시 패널 제조 방법을 제공하는 것이다.
일 실시예는 복수 개의 절연층들; 상기 복수 개의 절연층들 상측에 배치된 발광 소자; 산화물 반도체 패턴 및 상기 산화물 반도체 패턴 상측에 배치된 제1 게이트를 포함하는 제1 트랜지스터; 및 상기 제1 트랜지스터와 이격된 제1 더미 도전 패턴; 을 포함하고, 두께 방향과 수직한 일 방향에서, 상기 제1 트랜지스터와 이격되고, 상기 복수 개의 절연층들 중 적어도 상기 제1 트랜지스터와 접촉하는 제1 접촉 절연층들을 관통하는 제1 더미홀이 정의되며, 상기 제1 더미 도전 패턴은 상기 제1 더미홀 내에 배치된 표시 패널을 제공한다.
상기 제1 접촉 절연층들은 상기 산화물 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 절연층을 포함하고, 상기 제1 더미홀은 상기 제1 절연층을 관통할 수 있다.
상기 일 방향에서, 상기 제1 더미홀과 상기 산화물 반도체 패턴 사이의 제1 이격 거리는 10um 이하일 수 있다.
상기 표시 패널은 표시 영역 및 비표시 영역으로 구분되고, 상기 제1 더미홀은 상기 표시 영역에 중첩할 수 있다.
상기 표시 패널은 상기 제1 트랜지스터와 다른 층 상측에 배치된 제2 트랜지스터; 및 상기 제2 트랜지스터와 이격된 제2 더미 도전 패턴; 을 더 포함하고, 상기 제2 트랜지스터는 실리콘 반도체 패턴 및 상기 실리콘 반도체 패턴 상측에 배치된 제2 게이트를 포함하고, 상기 복수 개의 절연층들 중 적어도 상기 제2 트랜지스터와 접촉하는 제2 접촉 절연층들을 관통하는 제2 더미홀이 정의되며, 상기 제2 더미 도전 패턴은 상기 제2 더미홀 내에 배치될 수 있다.
상기 일 방향에서, 상기 제2 더미홀과 상기 실리콘 반도체 패턴 사이의 제2 이격 거리는 10um 이하일 수 있다.
상기 제2 접촉 절연층들은 상기 실리콘 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 절연층을 포함하고, 상기 제2 더미홀은 상기 제2 절연층을 관통할 수 있다.
상기 제1 더미홀은 상기 제2 절연층을 관통할 수 있다.
상기 제2 게이트 상측에 배치된 상부 전극을 더 포함할 수 있다.
상기 제1 더미 도전 패턴과 상기 제2 더미 도전 패턴은 동일한 금속 물질을 포함할 수 있다.
상기 표시 패널은 상기 복수 개의 절연층들 하측에 배치된 버퍼층을 더 포함하고, 상기 제1 더미홀을 통해 상기 버퍼층의 상면이 노출되는 것일 수 있다.
일 실시예는 베이스층을 준비하는 단계; 상기 베이스층 상측에 산화물 반도체 패턴을 형성하는 단계; 상기 산화물 반도체 패턴 상측에 직접 배치되는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상측에 직접 배치되는 제1 게이트를 형성하는 단계; 상기 산화물 반도체 패턴 및 상기 제1 게이트와 이격되고, 상기 제1 절연층을 관통하도록 제1 더미홀을 형성하는 단계; 및 상기 제1 더미홀에 제1 금속 물질을 제공하여 제1 더미 도전 패턴을 형성하는 단계; 를 포함하는 표시 패널 제조 방법을 제공한다.
상기 제1 더미홀을 형성하는 단계는, 상기 제1 절연층을 식각하는 단계; 및 상기 식각된 영역에 열을 제공하는 단계; 를 포함할 수 있다.
상기 열을 제공하는 단계는 370℃ 이상 390℃ 이하의 온도에서 수행될 수 있다.
상기 표시 패널 제조 방법은 상기 산화물 반도체 패턴을 형성하는 단계 이전에, 상기 베이스층 상측에 버퍼층을 형성하는 단계; 상기 버퍼층 상측에 실리콘 반도체 패턴을 형성하는 단계; 상기 실리콘 반도체 패턴 상측에 직접 배치되는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상측에 직접 배치되는 제2 게이트를 형성하는 단계; 를 더 포함하고, 상기 제1 게이트를 형성하는 단계 이후에, 상기 실리콘 반도체 패턴 및 상기 제2 게이트와 이격되고, 상기 제2 절연층을 관통하도록 제2 더미홀을 형성하는 단계; 및 상기 제2 더미홀에 제2 금속 물질을 제공하여 제2 더미 도전 패턴을 형성하는 단계; 를 더 포함할 수 있다.
상기 표시 패널 제조 방법은 상기 제1 게이트를 형성하는 단계 이후에, 상기 실리콘 반도체 패턴에 전기적으로 연결되는 제1 컨택홀을 형성하는 단계를 더 포함하고, 상기 제1 더미홀과 상기 제1 컨택홀은 동일한 단계에서 형성될 수 있다.
상기 제1 더미홀과 상기 제2 더미홀은 동일한 단계에서 형성될 수 있다.
상기 제1 더미홀은 상기 제2 절연층을 관통하도록 형성될 수 있다.
상기 제1 금속 물질과 상기 제2 금속 물질은 동일한 것일 수 있다.
상기 표시 패널 제조 방법은 상기 제1 더미홀을 형성하는 단계 이후에, 상기 제2 게이트에 전기적으로 연결되는 제2 컨택홀을 형성하는 단계를 더 포함할 수 있다.
상기 제2 컨택홀을 형성하는 단계는 열을 제공하는 단계를 미포함할 수 있다.
상기 표시 패널 제조 방법은 상기 제1 더미홀을 형성하는 단계 이후에, 상기 제1 게이트에 전기적으로 연결되는 제3 컨택홀을 형성하는 단계를 더 포함할 수 있다.
상기 제3 컨택홀을 형성하는 단계는 열을 제공하는 단계를 미포함할 수 있다.
일 실시예의 표시 패널은 트랜지스터와 접촉하는 절연층들을 관통하는 더미홀을 포함하여 우수한 신뢰성을 나타낼 수 있다.
일 실시예의 표시 패널 제조 방법은 트랜지스터와 접촉하는 절연층들을 관통하는 더미홀을 형성하는 단계를 포함하여 제조 신뢰성이 향상될 수 있다.
도 1은 일 실시예의 표시 패널을 나타낸 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 일 실시예에 따른 화소의 등가회로도이다.
도 4는 일 실시예에 따른 화소를 구동하기 위한 구동 신호들의 파형도이다.
도 5는 일 실시예에 따른 화소의 일부 구성을 나타낸 평면도이다.
도 6은 일 실시예의 표시 패널을 나타낸 단면도이다.
도 7은 일 실시예의 표시 패널을 나타낸 단면도이다.
도 8은 일 실시예의 표시 패널을 나타낸 단면도이다.
도 9는 일 실시예의 표시 패널 제조 방법을 나타낸 순서도이다.
도 10은 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다.
도 11은 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다.
도 12는 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다.
도 13은 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다.
도 14는 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다.
도 15a는 비교예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 15b는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 16a는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 16b는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 16c는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 16d는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
도 16e는 실시예의 표시 패널에서 전압에 따른 전류를 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하에서는 도면들을 참조하여 일 실시예의 표시 패널에 대하여 설명한다. 도 1은 일 실시예의 표시 패널을 나타낸 평면도이다.
도 1을 참조하면, 일 실시예의 표시 패널(DP)은 표시 영역(DP-AA) 및 비표시 영역(DP-NAA)을 포함할 수 있다. 비표시 영역(DP-NAA)은 표시 영역(DP-AA)과 인접하며, 표시 영역(DP-AA)의 적어도 일부를 에워쌀 수 있다. 표시 영역(DP-AA)에 화소(PX)가 배치되고, 비표시 영역(DP-NAA)에 복수의 배선 및 구동 회로가 배치될 수 있다. 비표시 영역(DP-NAA)의 일측에 데이터 구동 회로(DDC)가 배치될 수 있다. 표시 영역(DP-AA)은 영상(또는 이미지)이 표시되는 영역일 수 있고, 비표시 영역(DP-NAA)은 영상(또는 이미지)이 표시되지 않는 영역일 수 있다.
표시 영역(DP-AA)은 제1 방향축(DR1) 및 제2 방향축(DR2)에 의해 정의된 평면을 포함할 수 있다. 본 명세서에서, 제1 방향축(DR1)과 제2 방향축(DR2)은 서로 직교하고, 제3 방향축(DR3)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면에 대해 법선 방향일 수 있다. 본 명세서에서 설명되는 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 또한 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 제1 내지 제3 방향으로 설명될 수 있으며, 동일한 도면 부호가 사용될 수 있다.
표시 패널(DP)의 두께 방향은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면에 대해 법선 방향인 제3 방향축(DR3)과 나란한 방향일 수 있다. 본 명세서에서, 표시 패널(DP)을 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)을 기준으로 정의될 수 있다. 본 명세서에서 "평면"은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 평면을 의미하며, "단면"은 상기 평면에 수직하고 제3 방향축(DR3)과 나란한 단면을 의미한다.
표시 패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널, 마이크로 엘이디 표시 패널, 마이크로 오엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다.
도 2는 일 실시예에 따른 표시 장치(DD)의 블록도이다. 도 3은 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 4는 일 실시예에 따른 화소(PX)를 구동하기 위한 구동 신호들의 파형도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 타이밍 제어부(TC), 주사 구동 회로(SDC), 및 데이터 구동 회로(DDC)를 포함할 수 있다. 타이밍 제어부(TC), 주사 구동 회로(SDC), 및 데이터 구동 회로(DDC) 중 적어도 하나는 구동칩 형태로 제공되거나, 또는 표시 패널(DP)에 직접 형성될 수 있다. 본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 "직접 형성/배치"된다는 것은 어떤 구성요소와 다른 구성요소 사이에 제3의 구성요소가 형성/배치되지 않는 것을 의미한다. 어떤 구성요소가 다른 구성요소 상에 "직접 형성/배치"된다는 것은 어떤 구성요소와 다른 구성요소가 "접촉"하는 것을 의미한다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 주사 구동 회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성할 수 있다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력할 수 있다.
주사 구동 회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신할 수 있다.　주사 제어 신호(SCS)는 주사 구동 회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 주사 구동 회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 신호 라인들(SL1 내지 SLn, GL1 내지 GLn, HL1 내지 HLn)에 스캔 신호들을 순차적으로 출력할 수 있다.　또한, 주사 구동 회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 발광 라인들(EL1 내지 ELn)에 발광 제어 신호들을 출력할 수 있다.
데이터 구동 회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신할 수 있다. 데이터 구동 회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력할 수 있다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들일 수 있다.
복수 개의 그룹의 신호 라인들은 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 발광 라인들(EL1 내지 ELn), 데이터 라인들(DL1 내지 DLm), 제1 전압라인(PL), 제2 전압라인(VL1), 및 제3 전압라인(VL2)을 포함할 수 있다. 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 및 발광 라인들(EL1 내지 ELn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 나열될 수 있다. 복수 개의 데이터 라인들(DL1 내지 DLm)은 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 및 발광 라인들(EL1 내지 ELn)에 절연되게 교차할 수 있다.
제1 전압라인(PL), 제2 전압라인(VL1), 및 제3 전압라인(VL2) 각각은 제1 방향(DR1)으로 연장된 성분 및 제2 방향(DR2)으로 연장된 성분 중 적어도 하나를 포함할 수 있다. 제1 전압라인(PL), 제2 전압라인(VL1), 및 제3 전압라인(VL2) 각각은 제1 방향(DR1)으로 연장된 성분 및 제2 방향(DR2)으로 연장된 성분을 포함할 수 있다. 제1 전압라인(PL), 제2 전압라인(VL1), 및 제3 전압라인(VL2)의 구조 및 형상은 서로 독립적으로 설계될 수 있다.
복수 개의 화소들(PX) 각각은 전술한 신호 라인들 중 대응하는 신호 라인들에 전기적으로 연결될 수 있다. 화소들(PX)의 구동회로의 구성에 따라 화소들(PX)과 신호 라인들의 연결관계는 변경될 수 있다.
제1 전압라인(PL)은 제1 전원 전압(ELVDD)을 수신할 수 있다. 표시 패널(DP)에는 제2 전원 전압(ELVSS)이 인가될 수 있다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는 것일 수 있다.
제2 전압라인(VL1)은 제1 초기화 전압(Vint)을 수신할 수 있다. 제1 초기화 전압(Vint)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는 것일 수 있다. 제3 전압라인(VL2)은 제2 초기화 전압(VAint)을 수신할 수 있다. 제2 초기화 전압(VAint)은 제1 전원 전압(ELVDD)보다 낮은 레벨을 갖는 것일 수 있다. 제1 초기화 전압(Vint)과 제2 초기화 전압(VAint)은 일정한 레벨을 갖는 바이어스 전압일 수 있다. 제1 초기화 전압(Vint)과 제2 초기화 전압(VAint)은 서로 다른 레벨을 가질 수 있다. 제2 초기화 전압(VAint)은 제1 초기화 전압(Vint)보다 낮은 전압을 가질 수 있다.
복수 개의 화소들(PX)은 서로 다른 색상의 광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예를 들어, 복수 개의 화소들(PX)은 적색광을 생성하는 적색 화소들, 녹색광을 생성하는 녹색 화소들, 및 청색광을 생성하는 청색 화소들을 포함할 수 있다. 적색 화소의 발광 소자, 녹색 화소의 발광 소자, 및 청색 화소의 발광 소자는 서로 다른 물질로 형성된 발광층을 포함할 수 있다. 다만, 이는 예시적인 것이며, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 동일한 물질로 형성된 발광층을 포함하고, 발광층에서 생성된 광이 컬러 필터를 통과하여 적색광, 녹색광, 및/또는 청색광이 생성될 수도 있다.
도 3에는 제1 그룹의 주사 라인들(SL1 내지 SLn) 중 제1 그룹의 i번째 주사 라인(SLi)에 연결되고, 복수 개의 데이터 라인들(DL1 내지 DLm) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 화소(PXij)는 화소 구동회로(PC, 이하 화소회로)와 발광 소자(LD)를 포함할 수 있다.
도 3을 참조하면, 화소회로(PC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 내지 제7 트랜지스터(T5, T6, T7)는 P타입의 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N타입의 트랜지스터일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 P타입의 트랜지스터 또는 N타입의 트랜지스터 중 어느 하나로 구현할 수 있다.
이하에서, N타입 트랜지스터의 입력영역(또는 입력 전극)은 드레인(또는 드레인 영역)으로 설명되고, P타입 트랜지스터의 입력영역은 소스(또는 소스 영역)로 설명되고, N타입 트랜지스터의 출력영역(또는 출력전극)은 소스(또는 소스 영역)로 설명되고, P타입 트랜지스터의 출력영역은 드레인(또는 드레인 영역)으로 설명된다. 한편, 도시된 것과 달리, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 생략될 수 있다.
예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 내지 제7 트랜지스터(T5, T6, T7)는 실리콘 트랜지스터일 수 있다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압라인(PL)과 기준 노드(RN) 사이에 전기적으로 연결될 수 있다. 커패시터(Cst)는 기준 노드(RN)에 전기적으로 연결되는 제1 전극(CE10) 및 제1 전압라인(PL)에 전기적으로 연결되는 제2 전극(CE20)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전압라인(PL)과 발광 소자(LD)의 하나의 전극(예를 들어, 애노드) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압라인(PL)과 전기적으로 연결될 수 있다. 본 명세서에서 "트랜지스터와 신호 라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 소스, 드레인, 게이트가 신호 라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것"을 의미한다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압라인(PL) 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광 소자(LD)의 애노드와 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(LD)의 애노드 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RN)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RN)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RN)에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 게이트(G3-1, G3-2)는 제2 그룹의 i번째 주사 라인(GLi)에 전기적으로 연결될 수 있다.
제4 트랜지스터(T4)는 기준 노드(RN)와 제2 전압라인(VL1) 사이에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RN)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압라인(VL1)에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)의 게이트(G4-1, G4-2)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
도 3에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 복수 개의 게이트들을 포함하는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 적어도 하나는 1개의 게이트만을 포함할 수 있다.
제5 트랜지스터(T5)는 제1 전압라인(PL)과 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광 소자(LD) 사이에 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D6)은 발광 소자(LD)의 애노드에 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다. 이와 달리, 제6 트랜지스터(T6)의 게이트(G6)는 제5 트랜지스터(T5)의 게이트(G5)와 다른 신호 라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제3 전압라인(VL2) 사이에 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제3 전압라인(VL2)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)에 전기적으로 연결될 수 있다.
도 3 및 도 4를 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 표시 장치(DD)는 프레임 구간들마다 영상을 표시할 수 있다. 각각의 프레임 구간들 동안 제1 그룹의 주사 라인들(SL1 내지 SLn), 제2 그룹의 주사 라인들(GL1 내지 GLn), 제3 그룹의 주사 라인들(HL1 내지 HLn), 및 발광 라인들(EL1 내지 ELn) 각각의 신호 라인들은 순차적으로 스캐닝될 수 있다. 도 4는 어느 하나의 프레임 구간 중 일부를 나타낸 것이다.
도 4를 참조하면, 신호들(EMi, GIi, GWi, GCi, GWi+1) 각각은 일부 구간 동안에 하이레벨(V-HIGH)을 갖고 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. N타입의 트랜지스터들은 대응하는 신호가 하이레벨(V-HIGH)을 가질 때 턴-온되고, P타입의 트랜지스터들은 대응하는 신호가 로우레벨(V-LOW)을 가질 때 턴-온될 수 있다.
발광제어신호(EMi)가 하이레벨(V-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프될 수 있다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프되면, 제1 전압라인(PL)과 발광 소자(LD) 사이에 전류 패스가 형성되지 않을 수 있다. 따라서, 해당 구간은 비발광 구간으로 정의될 수 있다.
제3 그룹의 i번째 주사 라인(HLi)에 인가된 스캔 신호(GIi)가 하이레벨(V-HIGH)을 가질 때, 제4 트랜지스터(T4)가 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면 제1 초기화 전압(Vint)에 의해 기준 노드(RN)가 초기화될 수 있다. 제1 그룹의 i번째 주사 라인(SLi)에 인가된 스캔 신호(GWi)가 로우레벨(V-LOW)을 갖고, 제2 그룹의 i번째 주사 라인(GLi)에 스캔 신호(GCi)가 하이레벨(V-HIGH)을 가질 때, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온될 수 있다.
기준 노드(RN)가 제1 초기화 전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된 상태일 수 있다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호(Dj, 도 3)에 대응되는 전압이 기준 노드(RN)에 제공된다. 이때, 커패시터(Cst)는 데이터 신호(Dj)에 대응되는 전압을 저장할 수 있다. 데이터 신호(Dj)에 대응되는 전압은 데이터 신호(Dj)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 전압일 수 있다.
제1 그룹의 i+1번째 주사 라인(SLi+1)에 인가된 스캔 신호(GWi+1)가 로우레벨(V-LOW)을 가질 때, 제7 트랜지스터(T7)가 턴-온될 수 있다. 제7 트랜지스터(T7)가 턴-온됨에 따라 발광 소자(LD)의 애노드는 제2 초기화 전압(VAint)으로 초기화 될 수 있다. 발광 소자(LD)의 기생 커패시터가 방전될 수 있다.
발광제어신호(EMi)가 로우레벨(V-LOW)을 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 수 있다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공될 수 있다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)와 발광 소자(LD)가 전기적으로 연결될 수 있다. 발광 소자(LD)는 제공받는 전류량에 대응하는 휘도의 광을 생성할 수 있다.
도 5는 도 3을 참조하여 설명한 화소(PXij)의 일부 구성, 컨택홀(CH), 및 연결 전극(CNE)을 나타낸 평면도이다. 컨택홀(CH) 및 연결 전극(CNE)은 화소(PXji)의 구성들을 전기적으로 연결하는 것일 수 있다. 컨택홀(CH)은 후술하는 제1 내지 제3 컨택홀(CH1, CH2, CH3, 도 7)을 포함할 수 있다.
구체적으로, 도 5에서는 화소(PXij)의 구성들 중 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1 그룹의 i번째 주사 라인(SLi), i번째 발광 라인(ELi), 제2 그룹의 i번째 주사 라인(GLi), 제3 그룹의 i번째 주사 라인(HLi), 제1 전압라인(PL), 제2 전압라인(VL1), 제3 전압라인(VL2), 및 j번째 데이터 라인(DLj)을 도시하였다. 다만, 도 5에 도시된 화소(PXij)의 구성들의 연결 관계는 예시적인 것이며, 어느 하나의 실시예로 한정되지 않는다.
도 5를 참조하면, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)에 인접하도록 더미홀들(DH-a, DH-b, DH-c)이 형성될 수 있다. 일 실시예의 표시 패널(DP)은 더미홀들(DH-a, DH-b, DH-c)이 정의된 것일 수 있다. 도 5에서, 더미홀(DH-a)과 제3 트랜지스터(T3) 사이의 이격 거리(DS-1)는 10um 이하일 수 있다. 제1 트랜지스터(T1)와 인접한 더미홀(DH-b)과 제1 트랜지스터(T1) 사이의 이격 거리(DS-2)는 10um 이하일 수 있다. 제4 트랜지스터(T4)와 인접한 더미홀(DH-c) 사이의 이격 거리(DS-3)는 10um 이하일 수 있다. 더미홀들(DH-a, DH-b, DH-c)은 표시 패널(DP)의 제조 단계에서, 수소의 배출을 위해 형성된 것일 수 있다. 트랜지스터(T1, T3, T4)와의 이격 거리가 10um 이하인 더미홀(DH-a, DH-b, DH-c)이 형성된 일 실시예의 표시 패널(DP)은 우수한 신뢰성을 나타낼 수 있다. 더미홀에 대해서는 이후 도 7을 참조하여 보다 상세히 설명한다.
도 6은 일 실시예의 표시 패널을 나타낸 단면도이다. 도 6을 참조하면, 표시 패널(DP)은 순차적으로 적층된 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다. 도시된 것과 달리, 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140) 중 인접한 2개의 층 사이에 기능층이 더 배치될 수도 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층을 포함할 수 있다.
베이스층(110)은 단층 또는 다층을 포함할 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 상측에 배치된 제2 합성 수지층을 포함할 수 있다. 제1 합성 수지층 및 제2 합성 수지층 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있다. 또한, 제1 합성 수지층 및 제2 합성 수지층 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지, 및 퍼릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 본 명세서에서 "~~계" 수지는 "~~"의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 상측에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 발광 소자층(130)은 회로층(120) 상측에 배치될 수 있다. 발광 소자층(130)은 발광 소자(LD, 도 3 및 도 7)를 포함할 수 있다. 예를 들어, 발광 소자(LD, 도 3 및 도 7)는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 상측에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층, 유기층, 및 무기층이 순차적으로 적층된 구조물을 포함할 수 있다.
도 7은 도 6의 XX' 영역에 대응하는 부분을 나타낸 것으로, 일 실시예의 표시 패널(DP)을 구체적으로 나타낸 단면도이다. 도 7에서는 발광 소자(LD) 및 화소회로(PC)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 또한, 도 7은 도 5의 I-I'선에 대응하는 부분을 나타낸 단면도일 수 있으며, 도 7에서는 컨택홀들(CH1, CH3)이 추가로 도시되었다. 도 5에서, 제3 트랜지스터(T3)와 인접한 더미홀(DH-a)은 도 7의 제2 더미홀(DH-2)에 대응될 수 있다. 도 5에서, 제1 트랜지스터(T1)와 인접한 더미홀(DH-b)은 도 7의 제1 더미홀(DH-1)에 대응될 수 있다. 제1 더미홀(DH-1) 및 제2 더미홀(DH-2)에 대해서는 이후 보다 상세히 설명한다.
도 3의 등가회로도에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들(T1, T2, T5, T6, T7)은 실리콘 트랜지스터(S-TFT)일 수 있다. 이와 달리, 화소회로(PC)는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT) 중 어느 하나의 트랜지스터만을 포함할 수도 있다. 이하에서, 실리콘 트랜지스터(S-TFT)는 도 3의 제1 트랜지스터(T1)로 설명되고, 산화물 트랜지스터(O-TFT)는 도 3의 제3 트랜지스터(T3)로 설명된다.
도 7을 참조하면, 표시 패널(DP)은 베이스층(110) 상측에 배치된 배리어층(BR)을 더 포함할 수 있다. 배리어층(BR)은 외부로부터 이물질이 유입되는 것을 방지할 수 있다. 배리어층(BR)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(BR)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다. 실리콘 옥사이드층 및 실리콘 나이트라이드층 각각은 복수 개로 제공될 수 있고, 실리콘 옥사이드층들과 실리콘 나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(BR) 상측에 버퍼층(BF)이 배치될 수 있다. 버퍼층(BF)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(BF)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(BF)은 실리콘 옥사이드층 및/또는 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(BF) 상측에 제1 반도체 패턴(SP1)이 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체 패턴을 포함할 수 있다. 예를 들어, 실리콘 반도체 패턴은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 보다 구체적으로, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다.
도 7은 제1 반도체 패턴(SP1)의 일부분을 도시한 것이며, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 부분과 전도율이 낮은 제2 부분을 포함할 수 있다. 제1 부분은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑부분을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑부분을 포함할 수 있다. 제2 부분은 도핑되지 않은 부분이거나, 제1 부분과 비교하여 낮은 농도로 도핑된 부분일 수 있다.
제1 부분의 전도성은 제2 부분의 전도성보다 크고, 제1 부분은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 부분은 실질적으로 트랜지스터의 채널 영역(또는 액티브 영역)에 해당할 수 있다. 즉, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 제1 소스 영역(SE1), 제1 채널 영역(AC1, 또는 액티브 영역), 및 제1 드레인 영역(DE1)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 단면 상에서 제1 채널 영역(AC1)으로부터 서로 반대 방향으로 연장될 수 있다. 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 제1 컨택홀(CH1)을 통해 대응하는 신호 라인 및 발광 소자(LD)에 전기적으로 연결될 수 있다.
버퍼층(BF) 상측에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10) 및 후술하는 제2 내지 제5 절연층들(20, 30, 40, 50) 각각은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상측에 실리콘 트랜지스터(S-TFT)의 게이트(GT1, 이하 제1 게이트)가 배치될 수 있다. 제1 게이트(GT1)는 제2 컨택홀(CH2)을 통해 대응하는 신호 라인에 전기적으로 연결될 수 있다. 제1 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 제1 게이트(GT1)는 제1 채널 영역(AC1)에 중첩할 수 있다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 제1 게이트(GT1)는 마스크일 수 있다. 제1 게이트(GT1)는 은(Ag), 은을 포함하는 합금, 몰리브데늄(Mo), 몰리브데늄을 포함하는 합금, 알루미늄(Al), 알루미늄을 포함하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 티타늄을 포함하는 합금, 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc) 등을 포함할 수 있다. 예를 들어, 제1 게이트(GT1)는 알루미늄층 및 알루미늄층 상측에 배치된 티타늄층을 포함할 수 있다. 알루미늄층 및 티타늄층을 포함하는 제1 게이트(GT1)는 상대적으로 낮은 저항을 가지므로, 구동 속도가 향상될 수 있다.
제1 절연층(10) 상측에 제2 절연층(20)이 배치되며, 제2 절연층(20)은 제1 게이트(GT1)를 커버할 수 있다. 제2 절연층(20) 상측에 제1 게이트(GT1)와 중첩하는 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 은(Ag), 은을 포함하는 합금, 몰리브데늄(Mo), 몰리브데늄을 포함하는 합금, 알루미늄(Al), 알루미늄을 포함하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 티타늄을 포함하는 합금, 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc) 등을 포함할 수 있다. 예를 들어, 상부 전극(UE)은 알루미늄층 및 알루미늄층 상측에 배치된 티타늄층을 포함할 수 있다.
상부 전극(UE)에는 개구부(UE_OH)가 정의될 수 있다. 상부 전극(UE)의 개구부(UE_OH)는 실리콘 트랜지스터(S-TFT)의 제1 게이트(GT1)와 중첩할 수 있다.
제2 절연층(20) 상측에 제3 게이트(GT2-2)가 배치될 수 있다. 산화물 트랜지스터(O-TFT)가 2개의 게이트를 포함하는 경우, 제3 게이트(GT2-2)는 산화물 트랜지스터(O-TFT)의 하측에 배치된 게이트일 수 있다. 이와 달리, 산화물 트랜지스터(O-TFT)가 1개의 게이트를 포함하는 경우, 제3 게이트(GT2-2)는 차폐 전극일 수 있다.
제2 절연층(20) 상측에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SP2)은 제3 절연층(30) 상측에 배치될 수 있다. 제2 반도체 패턴(SP2)은 산화물 트랜지스터(O-TFT)의 채널 영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체 패턴을 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 인듐주석아연산화물(ITZO), 인듐주석갈륨산화물(ITGO), 인듐갈륨주석아연산화물(IGTZO), 아연 산화물(ZnOx), 또는 인듐산화물(In2O3) 등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 아연 산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 환원되지 않은 영역(이하, 비환원 영역)에 비해 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 한다. 비환원 영역은 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 즉, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상측에 제4 절연층(40)이 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴(SP2)을 커버할 수 있다. 제4 절연층(40) 상측에 산화물 트랜지스터(O-TFT)의 게이트(GT2-1, 이하 제2 게이트)가 배치된다. 산화물 트랜지스터(O-TFT)는 2개의 게이트를 포함할 수 있고, 2개의 게이트는 제2 절연층(20) 상측에 제3 게이트(GT2-2)와 제4 절연층(40) 상측에 배치된 제2 게이트(GT2-1)일 수 있다. 제2 절연층(20) 상측에 배치된 제3 게이트(GT2-2)와 제4 절연층(40) 상측에 배치된 제2 게이트(GT2-1)는 전기적으로 연결될 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며, 산화물 트랜지스터(O-TFT)는 1개의 게이트를 포함할 수도 있다.
산화물 트랜지스터(O-TFT)의 제2 소스 영역(SE2), 제2 채널 영역(AC2, 또는 액티브 영역), 및 제2 드레인 영역(DE2)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 단면 상에서 제2 채널 영역(AC2)으로부터 서로 반대 방향으로 연장될 수 있다. 제2 소스 영역(SE2), 제2 드레인 영역(DE2), 및 제2 게이트(GT2-1)는 제3 컨택홀(CH3)을 통해 대응하는 신호 라인 및 발광 소자(LD)에 전기적으로 연결될 수 있다.
산화물 트랜지스터(O-TFT)의 제2 게이트(GT2-1)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 제2 게이트(GT2-1)는 제2 채널 영역(AC2)에 중첩할 수 있다. 제2 게이트(GT2-1)는 (Ag), 은을 포함하는 합금, 몰리브데늄(Mo), 몰리브데늄을 포함하는 합금, 알루미늄(Al), 알루미늄을 포함하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 티타늄을 포함하는 합금, 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc) 등을 포함할 수 있다. 예를 들어, 제2 게이트(GT2-1)는 순차적으로 적층된 티타늄층, 알루미늄층, 및 티타늄층을 포함할 수 있다. 알루미늄층 및 티타늄층을 포함하는 제2 게이트(GT2-1)는 상대적으로 낮은 저항을 가지므로, 구동 속도가 향상될 수 있다.
제4 절연층(40) 상측에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 제2 게이트(GT2-1)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제5 절연층(50) 상측에 제6 절연층(60)이 배치되고, 제6 절연층(60) 상측에 제7 절연층(70)이 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광 소자(LD)는 제1 전극(AE), 제1 전극(AE) 상측에 배치된 발광층(EML), 및 발광층(EML) 상측에 배치된 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE)은 제7 절연층(70) 상측에 배치될 수 있다.
제1 전극(AE)은 애노드일 수 있다. 제1 전극(AE)은 투명 전극, 반투명 전극 또는 반사 전극일 수 있다. 제1 전극(AE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네어디뮴(Nd), 이리듐(Ir), 크롬(Cr), 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상측에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnOx) 또는 인듐산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예를 들어, 제1 전극(AE)은 ITO/Ag/ITO의 적층 구조를 포함할 수 있다.
제7 절연층(70) 상측에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 투명한 성질을 갖거나 광을 흡수하는 성질을 가질 수 있다. 예를 들어, 광을 흡수하는 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차폐 패턴에 해당할 수 있다.
화소 정의막(PDL)은 제1 전극(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제1 전극(AE)의 일부분을 노출시키는 화소 개구부(P_OH)가 정의될 수 있다. 화소 정의막(PDL)은 제1 전극(AE)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 이에 따라, 화소 정의막(PDL)에 의해 제1 전극(AE)의 가장 자리에서 아크 등이 발생하는 것을 방지할 수 있다.
발광층(EML)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 도시하지 않았으나, 제1 전극(AE)과 발광층(EML) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 주입층, 정공 수송층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 발광층(EML)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 주입층, 전자 수송층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
제2 전극(CE)은 캐소드일 수 있다. 제2 전극(CE)은 공통층으로 배치될 수 있다. 제2 전극(CE)은 공통 전극으로 지칭될 수 있다. 예를 들어, 제2 전극(EL2)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, Mo, Ti, W, In, Sn, 및 Zn 중 선택되는 적어도 하나, 이들 중 선택되는 2종 이상의 화합물, 이들 중 선택되는 2종 이상의 혼합물, 또는 이들의 산화물을 포함하는 것일 수 있다.
일 실시예에서, 산화물 트랜지스터(O-TFT)와 접촉하는 제1 접촉 절연층들을 관통하는 제1 더미홀(DH-1)이 정의될 수 있다. 예를 들어, 두께 방향(DR3)을 기준으로, 제1 접촉 절연층들은 산화물 트랜지스터(O-TFT)의 상측에서 접촉하는 것일 수 있다. 제1 접촉 절연층들은 제4 절연층(40) 및 제5 절연층(50)을 포함할 수 있다. 제5 절연층(50)은 제2 게이트(GT2-1) 상측에서 산화물 트랜지스터(O-TFT)와 접촉하는 것일 수 있다. 제4 절연층(40)은 제2 반도체 패턴(SP2)과 제2 게이트(GT2-1) 사이에 배치되어, 제2 반도체 패턴(SP2) 및 제2 게이트(GT2-1)와 접촉할 수 있다. 제1 더미홀(DH-1)은 적어도 제4 절연층(40) 및 제5 절연층(50)을 관통할 수 있다. 제1 더미홀(DH-1)은 제4 절연층(40) 및 제5 절연층(50)을 관통하고, 제4 절연층(40) 하측에 배치된 적어도 하나의 절연층을 더 관통할 수 있다.
일 실시예에서, 제1 더미홀(DH-1)은 산화물 트랜지스터(O-TFT)와 이격된 것일 수 있다. 제1 더미홀(DH-1)과 제2 반도체 패턴(SP2) 사이의 제1 이격 거리(DT1)는 0um 초과 10um 이하일 수 있다. 예를 들어, 제1 이격 거리(DT1)는 3.4um 이상 7.4um 이하일 수 있다. 다만, 이는 예시적인 것이며, 실시예가 이에 한정되는 것은 아니다.
제1 더미홀(DH-1)과 제2 반도체 패턴(SP2) 사이의 제1 이격 거리(DT1)는 두께 방향(DR3)에 수직한 일 방향에서 직선 거리일 수 있다. 제1 더미홀(DH-1)과 제2 반도체 패턴(SP2) 사이의 제1 이격 거리(DT1)는 제2 반도체 패턴(SP2)의 엣지로부터 제1 더미홀(DH-1)까지의 거리일 수 있다. 제1 더미홀(DH-1)과 제2 반도체 패턴(SP2) 사이의 제1 이격 거리(DT1)는, 제2 반도체 패턴(SP2) 및 제2 게이트(GT2-1)와 접촉하는 제4 절연층(40)이 배치된 평면 상에서의 거리일 수 있다.
도 7에서는, 산화물 트랜지스터(O-TFT)의 제2 소스 영역(SE2)으로부터 제1 더미홀(DH-1)까지의 이격 거리를 제1 이격 거리(DT1)로 도시하였다. 다만, 이는 예시적인 것이며, 제1 더미홀(DH-1)의 위치는 도시된 위치에 제한되지 않는다. 두께 방향(DR3)에 수직한 일 방향에서, 제2 반도체 패턴(SP2)의 엣지로부터 10um 이하로 이격된 위치에 제1 더미홀(DH-1)이 형성될 수 있다. 제1 더미홀(DH-1)은 표시 패널의 제조 공정 중에 수소의 배출을 위한 통로로 사용될 수 있다.
제2 반도체 패턴(SP2)의 엣지로부터 10um 초과로 이격된 위치에 형성되는 더미홀은 표시 패널의 제조 공정 중에 수소의 배출이 용이하지 않은 특성을 나타낸다. 배출되지 못한 수소는 산화물 트랜지스터의 문턱 전압(Vth)을 음의 값이 되도록 한다. 일 실시예에서, 제2 반도체 패턴(SP2)의 엣지로부터 10um 이하로 이격된 위치에 제1 더미홀(DH-1)이 형성된 표시 패널(DP)은 수소 배출에 대한 신뢰성이 향상될 수 있다. 이에 따라, 산화물 트랜지스터(O-TFT)의 문턱 전압이 음의 값이 되는 것을 방지할 수 있으며, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
도 7을 참조하면, 제1 더미홀(DH-1)은 발광 소자(LD)에 중첩할 수 있다. 발광 소자(LD)는 표시 영역(DP-AA, 도 1)에 배치되므로, 제1 더미홀(DH-1)은 표시 영역(DP-AA, 도 1)에 중첩할 수 있다. 제1 더미홀(DH-1) 내에는 제1 더미 도전 패턴(DC-1)이 배치될 수 있다. 즉, 제1 더미홀(DH-1)은 금속 물질로 채워질 수 있다. 도 7에서는 하나의 제1 더미홀(DH-1)을 도시하였으나, 제1 더미홀(DH-1)의 수가 이에 한정되는 것은 아니며, 복수의 제1 더미홀이 형성될 수도 있다.
제1 더미홀(DH-1)은 제3 절연층(30), 제3 절연층(30) 하측에 배치된 제2 절연층(20), 및 제1 절연층(10)을 더 관통할 수 있다. 제1 절연층(10)을 관통하는 제1 더미홀(DH-1)은 버퍼층(BF)의 상면을 노출시킬 수 있다. 한편, 도 7에 도시된 것과 달리, 제1 더미홀(DH-1)은 제1 절연층(10)의 일부만을 통과하고, 두께 방향(DR3)에서 버퍼층(BF)으로부터 소정 거리만큼 이격되도록 형성될 수도 있다.
일 실시예에서, 실리콘 트랜지스터(S-TFT)와 접촉하는 제2 접촉 절연층들을 관통하는 제2 더미홀(DH-2)이 정의될 수 있다. 예를 들어, 두께 방향(DR3)을 기준으로, 제2 접촉 절연층들은 실리콘 트랜지스터(S-TFT)의 상측에서 접촉하는 것일 수 있다. 도 7을 참조하면, 제2 접촉 절연층들은 제1 절연층(10) 및 제2 절연층(20)을 포함할 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SP1)과 제1 게이트(GT1) 사이에 배치되어, 제1 반도체 패턴(SP1) 및 제1 게이트(GT1)와 접촉할 수 있다. 제2 절연층(20)은 제1 게이트(GT1) 상측에서 실리콘 트랜지스터(S-TFT)와 접촉할 수 있다. 제2 더미홀(DH-2)은 적어도 제1 절연층(10) 및 제2 절연층(20)을 관통할 수 있다. 제2 더미홀(DH-2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하고, 제2 절연층(20) 상측에 배치된 적어도 하나의 절연층을 더 관통할 수 있다.
일 실시예에서, 제2 더미홀(DH-2)은 실리콘 트랜지스터(S-TFT)와 이격된 것일 수 있다. 제2 더미홀(DH-2)과 실리콘 트랜지스터(S-TFT)가 포함하는 제1 반도체 패턴(SP1) 사이의 제2 이격 거리(DT2)는 0um 초과 10um 이하일 수 있다.
제2 더미홀(DH-2)과 제1 반도체 패턴(SP1) 사이의 제2 이격 거리(DT2)는 두께 방향(DR3)에 수직한 일 방향에서 직선 거리일 수 있다. 제2 더미홀(DH-2)과 제1 반도체 패턴(SP1) 사이의 제2 이격 거리(DT2)는 제1 반도체 패턴(SP1)의 엣지로부터 제2 더미홀(DH-2)까지의 직선 거리일 수 있다. 제2 더미홀(DH-2)과 제1 반도체 패턴(SP1) 사이의 제2 이격 거리(DT2)는, 제1 반도체 패턴(SP1) 및 제1 게이트(GT1)와 접촉하는 제1 절연층(10)이 배치된 평면 상에서의 거리일 수 있다.
도 7에서는, 실리콘 트랜지스터(S-TFT)의 제1 드레인 영역(DE1)으로부터 제2 더미홀(DH-2)까지의 이격 거리를 제2 이격 거리(DT2)로 도시하였다. 다만, 이는 예시적인 것이며, 제2 더미홀(DH-2)의 형성 위치는 이에 제한되지 않는다. 두께 방향(DR3)에 수직한 일 방향에서, 제1 반도체 패턴(SP1)의 엣지로부터 10um 이하로 이격된 위치에 제2 더미홀(DH-2)이 형성될 수 있다.
제1 반도체 패턴(SP1)의 엣지로부터 10um 초과로 이격된 위치에 형성되는 더미홀은 표시 패널의 제조 공정 중에 수소의 배출이 용이하지 않은 특성을 나타낸다. 또한, 더미홀이 형성되지 않은 표시 패널은 불필요한 수소를 포함하게 된다. 배출되지 못한 수소는 실리콘 트랜지스터의 구동을 저하시키게 된다. 일 실시예에서, 제1 반도체 패턴(SP1)의 엣지로부터 10um 이하로 이격된 위치에 제2 더미홀(DH-2)이 형성된 표시 패널(DP)은 수소 배출에 대한 신뢰성이 향상될 수 있다. 이에 따라, 실리콘 트랜지스터(S-TFT)의 구동 저하를 방지할 수 있으며, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
도 7을 참조하면, 제2 더미홀(DH-2)은 발광 소자(LD)에 중첩할 수 있다. 발광 소자(LD)는 표시 영역(DP-AA, 도 1)에 배치되므로, 제2 더미홀(DH-2)은 표시 영역(DP-AA, 도 1)에 중첩할 수 있다. 도 7에서는 하나의 제2 더미홀(DH-2)을 도시하였으나, 제2 더미홀(DH-2)의 수가 이에 한정되는 것은 아니며, 복수의 제2 더미홀이 형성될 수도 있다.
제2 더미홀(DH-2)에는 제2 더미 도전 패턴(DC-2)이 배치될 수 있다. 즉, 제2 더미홀(DH-2)에는 금속 물질이 제공될 수 있다. 제1 더미홀(DH-1)에 배치된 제1 더미 도전 패턴(DC-1)과 제2 더미홀(DH-2) 배치된 제2 더미 도전 패턴(DC-2)은 동일한 금속 물질을 포함할 수 있다.
제2 더미홀(DH-2)은 제3 내지 제5 절연층(30, 40, 50)을 관통할 수 있다. 제2 더미홀(DH-2)은 제1 더미홀(DH-1)과 동일한 단계에서 형성될 수 있다. 이에 따라, 제1 더미홀(DH-1)이 관통하는 제3 내지 제5 절연층(30, 40, 50)을, 제2 더미홀(DH-2)이 관통하도록 형성될 수 있다.
제1 절연층(10)을 관통하는 제2 더미홀(DH-2)은 버퍼층(BF)의 상면을 노출시킬 수 있다. 한편, 도시된 것과 달리, 제2 더미홀(DH-2)은 제1 절연층(10)의 일부만을 통과하고, 두께 방향(DR3)에서 버퍼층(BF)으로부터 소정 거리만큼 이격되도록 형성될 수도 있다.
도 7을 참조하여 설명한 제1 더미홀(DH-1)에 관한 내용은, 도 5에 도시된 더미홀들(DH-a, DH-c)에 동일하게 적용될 수 있다. 또한, 도 7을 참조하여 설명한 제2 더미홀(DH-2)에 관한 내용은 도 5에 도시된 더미홀(DH-b)에 동일하게 적용될 수 있다.
도 8은 본 발명의 다른 실시예를 나타낸 단면도로, 도 7과 비교하여 제1 더미홀(DH-1a)이 관통하는 제1 접촉 절연층에 차이가 있다. 도 8에 대한 설명에 있어서, 도 1 내지 도 7을 참조하여 설명한 내용과 중복되는 내용은 다시 설명하지 않으며, 차이점을 위주로 설명한다.
도 8을 참조하면, 제1 더미홀(DH-1a)은 제4 절연층(40) 및 제5 절연층(50)을 관통할 수 있다. 도 8에 도시된 제1 더미홀(DH-1a)은 제1 내지 제3 절연층(10, 20, 30)을 관통하지 않을 수 있다. 제1 접촉 절연층은 제4 절연층(40) 및 제5 절연층(50)을 포함하고, 제1 내지 제3 절연층(10, 20, 30)을 미포함할 수 있다.
제1 더미홀(DH-1a)은 제4 절연층(40) 및 제5 절연층(50)을 관통하고, 제2 더미홀(DH-2)은 제1 내지 제5 절연층(10, 20, 30, 40, 50)을 관통할 수 있다. 후술하는 일 실시예의 표시 패널 제조 방법에서, 제1 더미홀(DH-1a)은 제1 내지 제3 절연층(10, 20, 30)을 관통하지 않고, 제4 절연층(40) 및 제5 절연층(50)을 관통하도록 형성될 수 있다.
일 실시예의 표시 패널은 일 실시예의 표시 패널 제조 방법으로부터 형성될 수 있다. 도 9는 일 실시예의 표시 패널 제조 방법을 나타낸 순서도이다. 도 10 내지 도 14는 일 실시예의 표시 패널 제조 단계를 개략적으로 나타낸 것이다. 이하, 도 9 내지 도 14를 참조하여 설명하는 일 실시예에 따른 표시 패널 제조 방법에 대한 설명에 있어서, 상술한 도 1 내지 도 8에서 설명한 내용과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다.
도 9를 참조하면, 일 실시예의 표시 패널 제조 방법은 베이스층을 준비하는 단계(S100), 베이스층 상측에 산화물 반도체 패턴을 형성하는 단계(S200), 산화물 반도체 패턴 상측에 직접 배치되는 제4 절연층을 형성하는 단계(S300), 제4 절연층 상측에 직접 배치되는 제2 게이트를 형성하는 단계(S400), 제1 더미홀을 형성하는 단계(S500), 및 제1 더미홀에 금속 물질을 제공하여 제1 더미 도전 패턴을 형성하는 단계(S600)를 포함할 수 있다. 제1 더미홀(DH-1, 도 7)은 산화물 반도체 패턴(즉, 제2 반도체 패턴(SP2)) 및 산화물 반도체 패턴(SP2) 상측에 배치된 제2 게이트(GT2-1)와 이격되도록 형성될 수 있다. 산화물 반도체 패턴(SP2) 및 제2 게이트(GT2-1)를 형성하는 단계로부터 산화물 트랜지스터(O-TFT)가 형성될 수 있다.
도 10을 참조하면, 산화물 트랜지스터(O-TFT)를 형성하기 전에, 실리콘 트랜지스터(S-TFT)가 형성될 수 있다. 일 실시예의 표시 패널 제조 방법은 산화물 반도체 패턴을 형성하는 단계(S200) 이전에, 베이스층(110) 상측에 버퍼층(BF)을 형성하는 단계, 버퍼층(BF) 상측에 실리콘 반도체 패턴(즉, 제1 반도체 패턴(SP1))을 형성하는 단계, 실리콘 반도체 패턴(SP1) 상측에 제1 절연층(10)을 형성하는 단계, 제1 절연층(10) 상측에 제1 게이트(GT1)를 형성하는 단계를 더 포함할 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SP1) 상측에 직접 형성되고, 제1 게이트(GT1)는 제1 절연층(10) 상측에 직접 형성될 수 있다.
제1 게이트(GT1)를 형성하는 단계 이후에, 순차적으로 제2 절연층(20), 상부 전극(UE), 제3 절연층(30)이 형성될 수 있다. 상부 전극(UE)을 형성하는 단계에서, 산화물 트랜지스터(O-TFT)의 제3 게이트(GT2-2)가 형성될 수 있다. 제3 절연층(30)이 형성된 이후, 제2 반도체 패턴(SP2)이 형성될 수 있다. 산화물 트랜지스터(O-TFT)의 제2 게이트(GT2-1)를 형성하는 단계 이후에, 제5 절연층(50)이 형성될 수 있다.
도 11은 제1 더미홀을 형성하는 단계(S500)를 나타낸 것이다. 제1 더미홀(DH-1)은 제4 절연층(40) 및 제5 절연층(50)을 관통하도록 형성될 수 있다. 전술한 바와 같이, 제4 절연층(40) 및 제5 절연층(50)은 제2 반도체 패턴(SP2) 및/또는 제2 게이트(GT2-1)와 접촉하는 절연층일 수 있다. 또한, 제1 더미홀(DH-1)은 제4 절연층(40) 하측에 배치된 제1 내지 제3 절연층(10, 20, 30)을 더 관통할 수 있다. 일 실시예의 표시 패널 제조 방법에서, 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 형성된 이후, 제1 더미홀(DH-1)이 형성될 수 있다. 이에 따라, 산화물 트랜지스터(O-TFT)를 형성하기 이전에 형성된 제1 내지 제3 절연층(10, 20, 30)을 관통하도록, 제1 더미홀(DH-1)이 형성될 수 있다.
이와 달리, 제1 더미홀(DH-1a, 도 8)은 제4 절연층(40) 및 제5 절연층(50)을 관통하고, 제1 내지 제3 절연층(10, 20, 30)은 관통하지 않도록 형성될 수도 있다. 예를 들어, 제4 절연층(40) 및 제5 절연층(50)을 관통하고, 제1 내지 제3 절연층(10, 20, 30)은 관통하지 않는 제1 더미홀(DH-1a, 도 8)을 형성하기 위해 마스크가 제공될 수 있다. 다만, 이는 예시적인 것이며, 제1 더미홀(DH-1a, 도 8)의 형성 방법이 이에 한정되는 것은 아니다.
실리콘 반도체 패턴(SP1)이 대응하는 신호라인 및/또는 발광 소자에 전기적으로 연결되도록 제1 컨택홀(CH1)이 형성될 수 있다. 제1 컨택홀(CH1)을 형성하는 단계에서, 제1 더미홀(DH-1)이 형성될 수 있다. 제1 더미홀(DH-1)과 제1 컨택홀(CH1)은 동일한 단계에서 형성될 수 있다. 예를 들어, 제1 더미홀(DH-1)과 제1 컨택홀(CH1)은 동시에 식각될 수 있다.
제1 컨택홀(CH1)은 실리콘 반도체 패턴(SP1) 상측에 배치된 제2 내지 제5 절연층(20, 30, 40, 50)을 관통하도록 형성될 수 있다. 제1 컨택홀(CH1)은 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)에 전기적으로 연결될 수 있다.
제1 더미홀(DH-1)은 제2 반도체 패턴(SP2)의 엣지로부터 이격 거리가 10um 이하인 위치에 형성될 수 있다. 제1 더미홀(DH-1)을 형성하는 단계는, 산화물 트랜지스터(O-TFT)와 접촉하는 절연층을 식각하는 단계 및 식각된 영역에 열을 제공하는 단계를 포함할 수 있다. 제1 내지 제5 절연층(10, 20, 30, 40, 50)을 관통하는 제1 더미홀(DH-1)이 형성되도록 식각 공정이 수행될 수 있다. 이어서, 식각된 영역에 열(HT)이 제공될 수 있다. 열(HT)이 제공됨에 따라, 제1 더미홀(DH-1)을 통해 수소가 배출될 수 있다.
열(HT)의 제공은 370℃ 이상 390℃ 이하의 온도에서 수행될 수 있다. 370℃ 이상 390℃ 이하의 온도에서 열(HT)이 제공됨에 따라, 수소(H2)가 배출될 수 있다. 수소가 배출되지 않은 경우, 수소는 산화물 트랜지스터의 문턱전압을 음의 값으로 이동시켜, 표시 패널의 신뢰성을 저하시킨다.
370℃ 미만의 온도에서 열이 제공될 경우, 수소의 배출이 용이하지 않으며, 390℃ 초과의 온도에서 열이 제공될 경우, 표시 패널을 구성하는 부재들이 손상된다. 제1 더미홀(DH-1)을 형성하는 단계에서 370℃ 이상 390℃ 이하의 온도에서 열이 제공되는 단계를 포함하는 일 실시예의 표시 패널 제조 방법은 우수한 제조 신뢰성을 나타낼 수 있다. 일 실시예의 표시 패널 제조 방법으로부터 제조된 일 실시예의 표시 패널은 우수한 신뢰성을 나타낼 수 있다.
일 실시예에서, 제2 더미홀(DH-2)은 제1 더미홀(DH-1)과 동일한 단계에서 형성될 수 있다. 제2 더미홀(DH-2)은 제1 반도체 패턴(SP1) 및 제1 게이트(GT1)와 이격되도록 형성될 수 있다. 제2 더미홀(DH-2)은 실리콘 트랜지스터(S-TFT)와 접촉하는 제1 절연층(10) 및 제2 절연층(20)을 관통하도록 형성될 수 있다. 또한, 제2 더미홀(DH-2)은 산화물 트랜지스터(O-TFT)와 상측 및 하측에서 접촉하는 제3 내지 제5 절연층(30, 40, 50)을 관통하도록 형성될 수 있다. 제1 내지 제5 절연층(10, 20, 30, 40, 50)을 관통하도록 식각 공정이 수행되어 제2 더미홀(DH-2)이 형성될 수 있다. 식각 공정 이후, 열(HT)이 제공되어, 제2 더미홀(DH-2)을 통해 수소가 배출될 수 있다.
열(HT)의 제공은 370℃ 이상 390℃ 이하의 온도에서 수행될 수 있다. 370℃ 이상 390℃ 이하의 온도에서 열(HT)이 제공됨에 따라, 수소(H2)가 배출될 수 있다. 수소가 배출되지 않는 경우, 수소는 실리콘 트랜지스터의 구동을 저하시킨다. 제2 더미홀(DH-2)을 형성하는 단계에서 370℃ 이상 390℃ 이하의 온도에서 열이 제공되는 단계를 포함하는 일 실시예의 표시 패널 제조 방법은 우수한 제조 신뢰성을 나타낼 수 있다. 일 실시예의 표시 패널 제조 방법으로부터 제조된 일 실시예의 표시 패널은 우수한 신뢰성을 나타낼 수 있다.
열(HT)을 제공하여 수소를 배출한 이후에, 세정하는 단계가 수행될 수 있다. 제1 컨택홀(CH1), 제1 더미홀(DH-1), 및 제2 더미홀(DH-2)을 형성하는 단계 이후에, 세정을 위한 용액 등이 제공될 수 있다.
도 12를 참조하면, 이어서 제2 컨택홀(CH2)이 형성될 수 있다. 제2 컨택홀(CH2)은 실리콘 트랜지스터(S-TFT)의 제1 게이트(GT1)가 대응하는 신호라인 또는 발광 소자(LD)에 전기적으로 연결되도록 형성될 수 있다. 이 때, 제2 컨택홀(CH2)은 제1 게이트(GT1) 상측에 배치된 제2 내지 제5 절연층(20, 30, 40, 50)을 관통하도록 형성될 수 있다.
또한, 제2 컨택홀(CH2)은 산화물 트랜지스터(O-TFT)의 제3 게이트(GT2-2)가 대응하는 신호라인 또는 발광 소자(LD)에 전기적으로 연결되도록 형성될 수 있다. 이 때, 제2 컨택홀(CH2)은 제3 내지 제5 절연층(30, 40, 50)을 관통하도록 형성될 수 있다. 제2 컨택홀(CH2)을 형성하는 단계는 식각하는 단계를 포함하고, 열을 제공하는 단계를 미포함할 수 있다.
도 13을 참조하면, 제2 컨택홀(CH2)이 형성된 이후에 제3 컨택홀(CH3)이 형성될 수 있다. 제3 컨택홀(CH3)은 제2 게이트(GT2-1)가 대응하는 신호라인 또는 발광 소자(LD)에 전기적으로 연결되도록 형성될 수 있다. 이 때, 제3 컨택홀(CH3)은 제2 게이트(GT2-1) 상측에 배치된 제5 절연층(50)을 관통할 수 있다.
또한, 제3 컨택홀(CH3)은 제2 반도체 패턴(SP2)이 대응하는 신호라인 또는 발광 소자(LD)에 전기적으로 연결되도록 형성될 수 있다. 이 때, 제3 컨택홀(CH3)은 제2 반도체 패턴(SP2) 상측에 배치된 제4 절연층(40) 및 제5 절연층(50)을 관통하도록 형성될 수 있다. 제3 컨택홀(CH3)을 형성하는 단계는 식각하는 단계를 포함하고, 열을 제공하는 단계를 미포함할 수 있다.
도 14에서는 제1 더미홀(DH-1)에 제1 금속 물질을 제공하여 제1 더미 도전 패턴(DC-1)이 형성되고, 제2 더미홀(DH-2)에 제2 금속 물질을 제공하여 제2 더미 도전 패턴(DC-2)이 형성된 것을 도시하였다. 제1 금속 물질 및 제2 금속 물질은 동일한 것일 수 있다. 또한, 제1 내지 제3 컨택홀(CH1, CH2, CH3)에 금속 물질이 제공될 수 있다. 예를 들어, 제1 내지 제3 컨택홀(CH1, CH2, CH3)에 제공된 금속 물질, 제1 금속 물질, 및 제2 금속 물질은 동일한 것일 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며, 제1 내지 제3 컨택홀(CH1, CH2, CH3)에 제공된 금속 물질 중 적어도 하나는 제1 금속 물질과 상이할 수 있다.
이하에서는 실시예 및 비교예를 참조하면서, 본 발명의 일 실시 형태에 따른 표시 패널에 대해서 구체적으로 설명한다. 이하에 나타내는 실시예는 본 발명의 이해를 돕기 위한 일 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 15a 및 도 15b는 비교예 및 실시예의 표시 패널에서 산화물 트랜지스터의 전압(Vg)에 따른 전류(Id)를 측정하여 나타낸 그래프이다. 도 15a의 비교예 1 내지 3은 더미홀이 형성되지 않은 표시 패널이고, 동일한 표시 패널을 3개 제공한 것이다. 도 15b의 실시예 1 내지 3은 더미홀이 형성된 표시 패널이고, 동일한 표시 패널을 3개 제공한 것이다. 즉, 도 15b의 실시예 1 내지 3은 일 실시예에 따른 표시 패널인 것이다.
도 15a 및 도 15b를 참조하면, 도 15a의 비교예 1 내지 3과 비교하여 도 15b의 실시예 1 내지 3은 전압이 0에 근접한 값을 나타내며, 전류 값도 유사한 수준을 나타내는 것을 알 수 있다. 즉, 더미홀이 형성된 실시예 1 내지 3은 구동 특성이 안정화된 것을 알 수 있다. 더미홀이 형성되지 않은 비교예 1 내지 3은 더미홀이 형성되지 않음에 따라, 전압이 음의 값으로 이동하였으며, 전류 값의 편차가 상대적으로 큰 것을 알 수 있다. 즉, 더미홀이 형성되지 않은 비교예 1 내지 3은 구동 특성이 불안정한 것을 알 수 있다. 이에 따라, 일 실시예에서 산화물 트랜지스터와 접촉하는 절연층을 관통하는 더미홀이 형성된 표시 패널은 우수한 신뢰성을 나타낼 수 있을 것으로 판단된다.
도 16a 내지 도 16e는 더미홀이 형성된 실시예의 표시 패널에서 산화물 트랜지스터의 전압(Vg)에 따른 전류(Id)를 측정하여 나타낸 그래프이다. 도 16a 내지 도 16e의 실시예들은 더미홀과 반도체 패턴 사이의 이격 거리만 상이한 것으로, 이격 거리가 10um 이하인 것이다. 즉, 실시예 EA1 내지 EA3, EB1 내지 EB3, EC1 내지 EC3, ED1 내지 ED3, 및 EE1 내지 EE3는 일 실시예에 따른 더미홀과 반도체 패턴 사이의 이격 거리 범위를 만족하는 것이다.
도 16a의 실시예 EA1 내지 EA3는 이격 거리가 약 7.4um인 것으로, 동일한 표시 패널을 3개 제공한 것이다. 도 16b의 실시예 EB1 내지 EB3는 이격 거리가 약 6.4um인 것으로, 동일한 표시 패널을 3개 제공한 것이다. 도 16c의 실시예 EC1 내지 EC3는 이격 거리가 약 5.4um인 것으로, 동일한 표시 패널을 3개 제공한 것이다. 도 16d의 실시예 ED1 내지 ED3는 이격 거리가 약 4.4um인 것으로, 동일한 표시 패널을 3개 제공한 것이다. 도 16e의 실시예 EE1 내지 EE3는 이격 거리가 약 3.4um인 것으로, 동일한 표시 패널을 3개 제공한 것이다.
도 16a 내지 도 16e를 참조하면, 더미홀과 반도체 패턴 사이의 이격 거리가 10um 이하인 실시예의 표시 패널에서 산화물 트랜지스터는 구동 특성이 안정화된 것을 알 수 있다. 또한, 이격 거리가 상대적으로 짧아질수록 산화물 트랜지스터는 우수한 구동 특성을 나타내는 것을 알 수 있다. 이에 따라, 일 실시예에서 더미홀과 반도체 패턴 사이의 이격 거리가 10um 이하인 표시 패널은 트랜지스터는 구동 특성이 안정화될 수 있다.
일 실시예의 표시 패널 제조 방법은 베이스층 상측에 산화물 반도체 패턴, 제1 절연층, 게이트를 순차적으로 형성하는 단계를 포함하고, 산화물 반도체 패턴 및 게이트와 이격되도록 더미홀을 형성하는 단계를 포함할 수 있다. 또한, 일 실시예의 표시 패널 제조 방법은 더미홀에 금속 물질을 제공하여 더미 도전 패턴을 형성하는 단계를 포함할 수 있다. 제1 절연층은 산화물 반도체 패턴 및 게이트와 접촉하도록 형성될 수 있고, 더미홀은 제1 절연층을 관통하도록 형성될 수 있다. 더미홀은 산화물 반도체 패턴을 포함하는 트랜지스터와 접촉하는 제1 절연층을 관통하도록 형성되어, 불필요한 수소의 제거를 위한 통로로 사용될 수 있다. 이에 따라, 산화물 반도체 패턴을 포함하는 트랜지스터와 접촉하는 제1 절연층을 관통하도록 더미홀을 형성하는 단계를 포함하는 일 실시예의 표시 패널 제조 방법은 우수한 제조 신뢰성을 나타낼 수 있다.
일 실시예의 표시 패널은 절연층들, 절연층들 상측에 배치된 발광 소자, 발광 소자에 전기적으로 연결된 트랜지스터를 포함할 수 있다. 트랜지스터는 산화물 반도체 패턴 및 산화물 반도체 패턴 상측에 배치된 게이트를 포함할 수 있다. 일 실시예의 표시 패널에서, 절연층들 중 산화물 반도체 패턴을 포함하는 트랜지스터와 접촉하는 접촉 절연층들을 관통하는 제1 더미홀이 정의되고, 제1 더미홀 내에는 제1 더미 도전 패턴이 배치될 수 있다. 제1 더미홀이 정의된 일 실시예의 표시 패널은 수소가 배출됨에 따라, 우수한 신뢰성을 나타낼 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DP: 표시 패널 LD: 발광 소자
SP2: 산화물 반도체 패턴 GT2-1: 제1 게이트
O-TFT: 제1 트랜지스터 DC-1: 제1 더미 도전 패턴
DH-1: 제1 더미홀

Claims (23)

  1. 복수 개의 절연층들;
    상기 복수 개의 절연층들 상측에 배치된 발광 소자;
    산화물 반도체 패턴 및 상기 산화물 반도체 패턴 상측에 배치된 제1 게이트를 포함하는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 이격된 제1 더미 도전 패턴; 을 포함하고,
    두께 방향과 수직한 일 방향에서, 상기 제1 트랜지스터와 이격되고, 상기 복수 개의 절연층들 중 적어도 상기 제1 트랜지스터와 접촉하는 제1 접촉 절연층들을 관통하는 제1 더미홀이 정의되며,
    상기 제1 더미 도전 패턴은 상기 제1 더미홀 내에 배치된 표시 패널.
  2. 제1 항에 있어서,
    상기 제1 접촉 절연층들은 상기 산화물 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 절연층을 포함하고,
    상기 제1 더미홀은 상기 제1 절연층을 관통하는 표시 패널.
  3. 제1 항에 있어서,
    상기 일 방향에서, 상기 제1 더미홀과 상기 산화물 반도체 패턴 사이의 제1 이격 거리는 10um 이하인 표시 패널.
  4. 제1 항에 있어서,
    표시 영역 및 비표시 영역으로 구분되고,
    상기 제1 더미홀은 상기 표시 영역에 중첩하는 표시 패널.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터와 다른 층 상측에 배치된 제2 트랜지스터; 및
    상기 제2 트랜지스터와 이격된 제2 더미 도전 패턴; 을 더 포함하고,
    상기 제2 트랜지스터는 실리콘 반도체 패턴 및 상기 실리콘 반도체 패턴 상측에 배치된 제2 게이트를 포함하고,
    상기 복수 개의 절연층들 중 적어도 상기 제2 트랜지스터와 접촉하는 제2 접촉 절연층들을 관통하는 제2 더미홀이 정의되며,
    상기 제2 더미 도전 패턴은 상기 제2 더미홀 내에 배치된 표시 패널.
  6. 제5 항에 있어서,
    상기 일 방향에서, 상기 제2 더미홀과 상기 실리콘 반도체 패턴 사이의 제2 이격 거리는 10um 이하인 표시 패널.
  7. 제5 항에 있어서,
    상기 제2 접촉 절연층들은 상기 실리콘 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 절연층을 포함하고,
    상기 제2 더미홀은 상기 제2 절연층을 관통하는 표시 패널.
  8. 제7 항에 있어서,
    상기 제1 더미홀은 상기 제2 절연층을 관통하는 표시 패널.
  9. 제5 항에 있어서,
    상기 제2 게이트 상측에 배치된 상부 전극을 더 포함하는 표시 패널.
  10. 제5 항에 있어서,
    상기 제1 더미 도전 패턴과 상기 제2 더미 도전 패턴은 동일한 금속 물질을 포함하는 표시 패널.
  11. 제1 항에 있어서,
    상기 복수 개의 절연층들 하측에 배치된 버퍼층을 더 포함하고,
    상기 제1 더미홀을 통해 상기 버퍼층의 상면이 노출되는 표시 패널.
  12. 베이스층을 준비하는 단계;
    상기 베이스층 상측에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴 상측에 직접 배치되는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상측에 직접 배치되는 제1 게이트를 형성하는 단계;
    상기 산화물 반도체 패턴 및 상기 제1 게이트와 이격되고, 상기 제1 절연층을 관통하도록 제1 더미홀을 형성하는 단계; 및
    상기 제1 더미홀에 제1 금속 물질을 제공하여 제1 더미 도전 패턴을 형성하는 단계; 를 포함하는 표시 패널 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 더미홀을 형성하는 단계는,
    상기 제1 절연층을 식각하는 단계; 및
    상기 식각된 영역에 열을 제공하는 단계; 를 포함하는 표시 패널 제조 방법.
  14. 제13 항에 있어서,
    상기 열을 제공하는 단계는 370℃ 이상 390℃ 이하의 온도에서 수행되는 표시 패널 제조 방법.
  15. 제12 항에 있어서,
    상기 산화물 반도체 패턴을 형성하는 단계 이전에,
    상기 베이스층 상측에 버퍼층을 형성하는 단계;
    상기 버퍼층 상측에 실리콘 반도체 패턴을 형성하는 단계;
    상기 실리콘 반도체 패턴 상측에 직접 배치되는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상측에 직접 배치되는 제2 게이트를 형성하는 단계; 를 더 포함하고,
    상기 제1 게이트를 형성하는 단계 이후에,
    상기 실리콘 반도체 패턴 및 상기 제2 게이트와 이격되고, 상기 제2 절연층을 관통하도록 제2 더미홀을 형성하는 단계; 및
    상기 제2 더미홀에 제2 금속 물질을 제공하여 제2 더미 도전 패턴을 형성하는 단계; 를 더 포함하는 표시 패널 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 게이트를 형성하는 단계 이후에, 상기 실리콘 반도체 패턴에 전기적으로 연결되는 제1 컨택홀을 형성하는 단계를 더 포함하고,
    상기 제1 더미홀과 상기 제1 컨택홀은 동일한 단계에서 형성되는 표시 패널 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 더미홀과 상기 제2 더미홀은 동일한 단계에서 형성되는 표시 패널 제조 방법.
  18. 제15 항에 있어서,
    상기 제1 더미홀은 상기 제2 절연층을 관통하도록 형성되는 표시 패널 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 금속 물질과 상기 제2 금속 물질은 동일한 표시 패널 제조 방법.
  20. 제15 항에 있어서,
    상기 제1 더미홀을 형성하는 단계 이후에, 상기 제2 게이트에 전기적으로 연결되는 제2 컨택홀을 형성하는 단계를 더 포함하는 표시 패널 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 컨택홀을 형성하는 단계는 열을 제공하는 단계를 미포함하는 표시 패널 제조 방법.
  22. 제12 항에 있어서,
    상기 제1 더미홀을 형성하는 단계 이후에, 상기 제1 게이트에 전기적으로 연결되는 제3 컨택홀을 형성하는 단계를 더 포함하는 표시 패널 제조 방법.
  23. 제22 항에 있어서,
    상기 제3 컨택홀을 형성하는 단계는 열을 제공하는 단계를 미포함하는 표시 패널 제조 방법.
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