KR20230010109A - 표시패널 - Google Patents

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KR20230010109A
KR20230010109A KR1020210089953A KR20210089953A KR20230010109A KR 20230010109 A KR20230010109 A KR 20230010109A KR 1020210089953 A KR1020210089953 A KR 1020210089953A KR 20210089953 A KR20210089953 A KR 20210089953A KR 20230010109 A KR20230010109 A KR 20230010109A
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장철
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Abstract

표시장치는 제1 화소 및 제2 화소를 포함한다. 제2 화소의 발광소자와 구동회로는 제2 영역에 배치된다. 제1 화소는 제2 영역에 배치된 실리콘 트랜지스터 및 산화물 트랜지스터를 포함한다. 제1 화소는 상기 트랜지스터들 중 하나와 제1 영역에 배치된 발광소자를 전기적으로 연결하는 연결 배선을 포함한다. 연결 배선은 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 가요성이 향상된 표시패널에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
사용자의 UX/UI를 만족시키기 위해 다양한 형태의 표시장치가 개발되고 있다. 그 중 플렉서블 표시장치의 개발이 활성화되었다
본 발명은 내충격성이 향상된 표시패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 경계영역과 화소영역을 포함하는 베이스층, 상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 절연층들, 상기 개구를 채우고 상기 복수 개의 절연층들 상에 배치된 제1 유기층, 상기 화소영역에 중첩하는 화소회로, 상기 화소영역에 중첩하고, 상기 화소회로에 전기적으로 연결되고, 상기 제1 유기층 상에 배치된 발광소자, 및 상기 경계영역에 중첩하고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 제1 유기층 상에 배치되고, 상기 화소회로에 전기적으로 연결된 제1 도전라인을 포함한다.
상기 경계영역은 제1 방향으로 연장된 제1 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 영역을 포함할 수 있다. 상기 개구는 상기 제1 방향으로 연장된 제1 개구 영역 및 상기 제1 개구 영역으로부터 상기 제2 방향으로 연장된 제2 개구 영역을 포함할 수 있다. 상기 제1 도전라인은 상기 제1 방향으로 연장되거나, 상기 제2 방향으로 연장될 수 있다.
상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함 할 수 있다. 상기 제1 도전라인은 상기 제1 방향으로 연장되고, 상기 제2 도전라인은 상기 제2 방향으로 연장될 수 있다.
상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함 할 수 있다. 상기 제1 도전라인은 상기 제1 영역 및 상기 제1 개구 영역에 중첩하고, 상기 제2 도전라인은 상기 제2 영역 및 상기 제2 개구 영역에 중첩할 수 있다.
상기 제2 도전라인은 상기 제2 유기층을 관통하는 컨택홀을 통해 상기 제1 도전라인에 연결될 수 있다.
상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함 할 수 있다. 상기 제1 도전라인과 상기 제2 도전라인은 상기 제1 영역의 서로 다른 영역에 중첩하거나, 상기 제2 영역의 서로 다른 영역에 중첩할 수 있다.
상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 신호 또는 서로 다른 전압을 수신할 수 있다.
상기 화소회로는 실리콘 트랜지스터 또는 산화물 트랜지스터를 포함할 수 있다.
상기 제1 도전라인은 데이터 신호 또는 전원 전압을 수신할 수 있다.
상기 제1 도전라인에 전기적으로 연결된 데이터 구동회로를 더 포함 할 수 있다. 상기 경계영역은 제1 방향으로 연장된 제1 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 영역을 포함할 수 있다.
상기 개구는 상기 제1 방향으로 연장된 제1 개구 영역 및 상기 제1 개구 영역으로부터 상기 제2 방향으로 연장된 제2 개구 영역을 포함할 수 있다.
상기 제1 도전라인은, 상기 제1 영역과 상기 제1 개구 영역에 중첩하는 제1 라인 및 상기 제2 영역과 상기 제2 개구 영역에 중첩하는 제2 라인을 포함할 수 있다.
상기 화소영역은 복수 개 제공되고, 상기 경계영역은 평면상에서 상기 복수 개의 화소영역들 각각을 에워싸고, 상기 복수 개의 화소영역들 각각에는 1개, 2개 또는 4개의 상기 발광소자가 배치될 수 있다.
제2 도전라인을 더 포함 할 수 있다. 상기 제2 도전라인은, 상기 화소영역에 중첩하고, 상기 제1 유기층 하측에 배치된 제1 도전패턴 및 상기 경계영역과 교차하고, 상기 제1 유기층 상에 배치되고, 상기 제1 도전패턴에 연결된 제2 도전패턴을 포함할 수 있다.
상기 화소회로는 제1 게이트 및 실리콘 반도체 패턴을 포함하는 제1 트랜지스터 및 제2 게이트 및 산화물 반도체 패턴을 포함하는 제2 트랜지스터를 포함할 수 있다.
상기 복수 개의 절연층들은, 상기 실리콘 반도체 패턴 하측의 버퍼 무기층, 상기 실리콘 반도체 패턴 상의 제1 무기층, 상기 제1 무기층 및 상기 제1 게이트 상의 제2 무기층, 상기 제2 무기층과 상기 산화물 반도체 패턴 사이의 제3 무기층, 상기 제3 무기층 및 상기 산화물 반도체 패턴 상의 제4 무기층, 및 상기 제4 무기층 및 상기 제2 게이트 상의 제5 무기층을 포함할 수 있다.
상기 제4 무기층은 상기 제2 게이트에 중첩하고, 상기 산화물 반도체 패턴의 상기 제2 게이트에 비-중첩하는 영역을 노출시킨다.
본 발명의 일 실시예에 따른 표시패널은 경계영역과 화소영역을 포함하는 베이스층, 상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들, 상기 개구를 채우는 유기패턴, 상기 화소영역에 중첩하는 화소회로, 상기 화소영역에 중첩하고, 상기 화소회로에 전기적으로 연결되고, 상기 복수 개의 무기층 상에 배치된 발광소자 및 상기 경계영역에 중첩하고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 유기패턴 상에 배치되고, 상기 화소회로에 전기적으로 연결된 도전라인을 포함할 수 있다.
상기 복수 개의 무기층들 상에 배치되고, 상기 유기패턴을 노출시키는 제1 개구가 정의된 절연층을 더 포함할 수 있다. 상기 도전라인은 적어도 상기 제1 개구의 내측에 배치될 수 있다.
상기 유기패턴의 일부분은 상기 복수 개의 무기층들 중 최상측의 무기층 상에 배치될 수 있다.
상기 도전라인은 상기 유기패턴의 상면에 접촉할 수 있다.
상기 복수 개의 무기층들 상에 배치된 절연층을 더 포함 할 수 있다. 상기 도전라인은 서로 교차하는 제1 도전라인과 제2 도전라인을 포함 할 수 있다. 상기 절연층은 상기 제1 도전라인과 상기 제2 도전라인 사이에 배치될 수 있다. 상기 유기패턴은 제1 방향으로 연장되고 상기 제1 도전라인에 중첩하는 제1 유기패턴 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제2 도전라인에 중첩하는 제2 유기패턴을 포함할 수 있다. 상기 제1 도전라인과 상기 제2 도전라인은 상기 절연층을 관통하는 컨택홀을 통해 연결될 수 있다.
본 발명의 일 실시예에 따른 표시패널은 제1 화소영역, 제2 화소영역, 상기 제1 화소영역과 상기 제2 화소영역 사이의 경계영역을 포함하는 베이스층, 상기 제1 화소영역에 대응하는 제1 적층 구조물, 상기 제2 화소영역에 대응하고, 상기 제1 적층 구조물과 상기 경계영역을 사이에 두고 이격되어 배치된 제2 적층 구조물, 적어도 상기 제1 적층 구조물과 상기 제2 적층 구조물 사이의 공간을 채우고, 상기 경계영역에 중첩하는 유기물질, 상기 제1 화소영역에 배치된 트랜지스터 및 발광소자, 및 상기 유기물질 상에 배치되고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 트랜지스터 또는 발광소자에 전기적으로 연결된 도전라인을 포함할 수 있다. 상기 제1 적층 구조물과 상기 제2 적층 구조물 각각은 복수 개의 무기층들을 포함할 수 있다.
상술한 바에 따르면, 경계영역은 표시영역을 복수 개의 화소영역들로 분할할 수 있다. 무기층들의 적층 구조물은 아일랜드 형상의 적층 구조물들로 분할된다. 아일랜드 형상의 적층 구조물들은 화소영역들마다 배치된다. 무기층들의 적층 구조물은 표시영역에 공통으로 형성된 무기층들의 적층 구조물 대비 표시패널의 내충격성을 향상시킬 수 있다.
경계영역에 형성된 무기층들의 개구에 유기물질이 채워진다. 유기물질은 유기패턴 또는 유기층을 형성한다. 유기패턴 또는 유기층 상에 도전라인이 배치될 수 있다. 도전라인은 신호라인 또는 전압라인일 수 있다. 화소영역 외부에 도전라인이 배치될 영역을 확보함으로써 화소영역 내 화소회로의 설계가 자유로워진다.
도 1은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 도전라인을 도시한 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 도전라인을 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시영역의 확대된 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시패널(100)의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시패널(100)의 단면도이다.
도 1을 참조하면, 표시패널(100)은 표시영역(100-A) 및 주변영역(100-NA)을 포함할 수 있다. 주변영역(100-NA)은 표시영역(100-A)과 인접하며 표시영역(100-A)의 적어도 일부를 에워쌀 수 있다. 표시영역(100-A)에 화소(PX)가 배치되고, 주변영역(100-NA)에 화소(PX)가 미-배치된다. 주변영역(100-NA)의 일측에 데이터 구동회로(DDC)가 배치될 수 있다.
표시영역(100-A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시패널(100)의 두께 방향은 표시영역(100-A)의 법선 방향인 제3 방향(DR3)일 수 있다. 표시패널(100)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
표시패널(100)은 발광형 표시패널일 수 있으며, 예를 들어, 표시패널(100)은 유기발광 표시패널, 무기발광 표시패널, 마이크로 엘이디 표시패널, 또는 나노 엘이디 표시패널일 수 있다.
도 2에 도시된 것과 같이, 표시패널(100)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다. 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140) 중 인접한 2개의 층 사이에 또 다른 기능층이 더 배치될 수도 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 상에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
도 3는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다.
도 3를 참조하면, 화소(PX)는 발광소자(LD) 및 화소회로(PC)를 포함할 수 있다. 발광소자(LD)는 도 2의 발광소자층(130)에 포함되는 구성일 수 있고, 화소회로(PC)는 도 2의 회로층(120)에 포함되는 구성일 수 있다. 화소회로(PC)는 복수 개의 도전라인들(SL1, SL2, SLp, SLn, EL, DL, VL1, VL2, PL)에 연결된다. 복수 개의 도전라인들(SL1, SL2, SLp, SLn, EL, DL, VL1, VL2, PL)은 스캔라인들(SL1, SL2, SLp, SLn), 발광제어라인(EL), 데이터 라인(DL), 제1 초기화 전압라인(VL1), 제2 초기화 전압라인(VL2) 및 전원 전압라인(PL)을 포함할 수 있다. 복수 개의 도전라인들(SL1, SL2, SLp, SLn, EL, DL, VL1, VL2, PL)은 도 2의 회로층(120)에 포함되는 구성일 수 있다.
화소회로(PC)는 복수 개의 트랜지스터들(T1 내지 T7, 또는 박막 트랜지스터들) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수 개의 트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1, 또는 제1 트랜지스터), 스위칭 트랜지스터(T2, 또는 제2 트랜지스터), 보상 트랜지스터(T3, 또는 제3 트랜지스터), 제1 초기화 트랜지스터(T4, 또는 제4 트랜지스터), 동작제어 트랜지스터(T5, 또는 제5 트랜지스터), 발광제어 트랜지스터(T6, 또는 제6 트랜지스터) 및 제2 초기화 트랜지스터(T7, 또는 제7 트랜지스터)를 포함할 수 있다. 발광소자(LD)는 제1 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 제2 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광소자(LD)의 제1 전극은 발광제어 트랜지스터(T6)을 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 제2 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수 개의 트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예를 들어, 복수 개의 트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3) 및 제1 초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4) 및 제2 초기화 트랜지스터(T7)은 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 중 하나만 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 모두 NMOS이거나, 모두 PMOS일 수 있다.
신호라인은 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔라인(SL1), 제2 스캔신호(Sn')을 전달하는 제2 현재 스캔라인(SL2), 제1 초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SLp, prior scan line), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 제2 초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SLn, next scan line), 및 제1 현재 스캔라인(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터 라인(DL)을 포함할 수 있다.
전원 전압라인(PL)은 구동 트랜지스터(T1)에 고전원 전압(ELVDD)을 전달하며, 제1 초기화 전압라인(VL1)은 구동 트랜지스터(T1)을 초기화하는 제1 초기화전압(Vint1)을 전달할 수 있다. 구동 트랜지스터(T1)의 게이트는 스토리지 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스는 동작제어 트랜지스터(T5)를 경유하여 전원 전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 드레인은 발광제어 트랜지스터(T6)를 경유하여 발광소자(LD)의 제1 전극과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 트랜지스터(T2)의 게이트는 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔라인(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스는 데이터 라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인은 구동 트랜지스터(T1)의 소스에 연결되어 있으면서 동작제어 트랜지스터(T5)를 경유하여 전원 전압라인(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1 현재 스캔라인(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터 라인(DL)으로 전달된 데이터신호(Dm)를 구동 트랜지스터(T1)의 소스로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 게이트는 제2 현재 스캔라인(SL2)에 연결되어 있다. 보상 트랜지스터(T3)의 드레인은 구동 트랜지스터(T1)의 드레인에 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 발광소자(LD)의 제1 전극과 연결될 수 있다. 보상 트랜지스터(T3)의 소스는 스토리지 커패시터(Cst)의 제1 전극(CE10) 및 구동 트랜지스터(T1)의 게이트에 연결될 수 있다. 또한, 보상 트랜지스터(T3)의 소스는 제1 초기화 트랜지스터(T4)의 드레인에 연결될 수 있다.
보상 트랜지스터(T3)는 제2 현재 스캔라인(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 트랜지스터(T1)의 게이트와 드레인을 전기적으로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 트랜지스터(T4)의 게이트는 이전 스캔라인(SLp)에 연결될 수 있다. 제1 초기화 트랜지스터(T4)의 소스는 제2 초기화 트랜지스터(T7)의 소스와 제1 초기화 전압라인(VL1)에 연결될 수 있다. 제1 초기화 트랜지스터(T4)의 드레인은 스토리지 커패시터(Cst)의 제1 전극(CE10), 보상 트랜지스터(T3)의 소스 및 구동 트랜지스터(T1)의 게이트에 연결될 수 있다. 제1 초기화 트랜지스터(T4)는 이전 스캔라인(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint1)을 구동 트랜지스터(T1)의 게이트에 전달하여 구동 트랜지스터(T1)의 게이트의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 게이트는 발광제어라인(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 동작제어 소스는 전원 전압라인(PL)과 연결되어 있고, 동작제어 트랜지스터(T5)의 드레인은 구동 트랜지스터(T1)의 소스 및 스위칭 트랜지스터(T2)의 드레인과 연결될 수 있다.
발광제어 트랜지스터(T6)의 게이트는 발광제어라인(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 발광제어 소스는 구동 트랜지스터(T1)의 드레인 및 보상 트랜지스터(T3)의 드레인에 연결되어 있으며, 발광제어 트랜지스터(T6)의 드레인은 제2 초기화 트랜지스터(T7)의 드레인 및 발광소자(LD)의 제1 전극에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 고전원 전압(ELVDD)이 발광소자(LD)에 전달되어 발광소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 트랜지스터(T7)의 게이트는 이후 스캔라인(SLn)에 연결되어 있고, 제2 초기화 트랜지스터(T7)의 드레인은 발광제어 트랜지스터(T6)의 드레인 및 발광소자(LD)의 제1 전극에 연결되어 있으며, 제2 초기화 트랜지스터(T7)의 소스는 제2 초기화 전압라인(VL2)에 연결되어, 제2 초기화전압(Vint2)을 제공받을 수 있다. 제2 초기화 트랜지스터(T7)는 이후 스캔라인(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광소자(LD)의 제1 전극을 초기화시킨다.
다른 실시예로, 제2 초기화 트랜지스터(T7)는 발광제어라인(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 및 드레인은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE10)과 제2 전극(CE20)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE10)은 구동 트랜지스터(T1)의 게이트와 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE20)은 전원 전압라인(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트의 전압과 고전원 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE11) 및 제2 전극(CE21)을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE11)은 스토리지 커패시터(Cst)의 제1 전극(CE11)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE21)은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 트랜지스터(T1)의 게이트의 전압을 상승시킴으로써, 상기 게이트의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔라인(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화 전압라인(VL1)으로부터 공급되는 초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 현재 스캔라인(SL1) 및 제2 현재 스캔라인(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온된다. 이 때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터 라인(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 게이트에 인가된다.
스토리지 커패시터(Cst)의 양단에는 고전원 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어라인(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 게이트의 전압과 고전원 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동 전류(ILD)가 발광소자(LD)에 공급된다.
본 실시예에서는 복수 개의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다. 구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트와 연결되는 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4) 및 제2 초기화 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 게이트로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널(100)의 확대된 평면도이다. 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시패널(100)의 단면도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 도전라인(SL)을 도시한 평면도이다.
도 4에는 2개의 화소행(PXLi, PXLi+1)을 확대 도시하였다. i번째 화소행(PXLi)은 제1 방향(DR1)으로 나열된 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3), 및 제2 색 화소(PX2)를 포함할 수 있다. i+1번째 화소행(PXLi+1)은 제1 방향(DR1)으로 나열된 제3 색 화소(PX3), 제2 색 화소(PX2), 제1 색 화소(PX1), 및 제2 색 화소(PX2)를 를 포함할 수 있다. 도 4에 도시된 화소행(PXLi, PXLi+1)의 4개의 색 화소들이 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다. 도 4에 도시된 화소행(PXLi, PXLi+1)의 색 화소들이 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다.
표시영역(100-A)은 복수 개의 화소영역들(PA)과 복수 개의 화소영역들(PA) 사이의 경계영역(BA)을 포함할 수 있다. 경계영역(BA)은 복수 개의 화소영역들(PA) 각각을 에워쌀 수 있다.
복수 개의 화소영역들(PA)에는 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3)의 화소회로들(PC1, PC2, PC3)이 각각 배치된다. 화소회로들(PC1, PC2, PC3) 각각은 도 3을 참조하여 설명한 화소회로(PC)와 같다. 화소회로들(PC1, PC2, PC3) 각각이 화소영역(PA)과 실질적으로 일치하는 것으로 도시하였으나, 이에 제한되지 않는다.
화소영역(PA)은 표시영역(100-A) 내에서 경계영역(BA)이 아닌 영역으로 정의되면 충분하다. 경계영역(BA)은 후술하는 개구(BA-OP, 도 5 참조)에 의해 정의되는 영역이며, 개구(BA-OP, 도 5 참조)에 미-중첩하는 표시영역(100-A)이 화소영역(PA)에 해당한다. 본 실시예에서 화소영역들(PA)마다 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3) 중 어느 하나가 배치된 것으로 도시하였으나, 하나의 화소영역(PA)에 복수 개의 색 화소들이 배치될 수도 있다.
복수 개의 화소영역들(PA)에는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)가 각각 배치된다. 도 4에는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)을 각각 대표하여 점선의 애노드가 도시되었다.
도 4에는 i번째 화소행(PXLi)의 제1 현재 스캔라인(SL1i)과 i+1번째 화소행(PXLi+1)의 제1 현재 스캔라인(SL1i+1)이 스캔라인들(SL1, SL2, SLp, SLn, 도 3 참조)을 대표하여 도시되었다. 도 4에는 도 3에 도시된 발광제어라인(EL), 데이터 라인(DL), 제1 초기화 전압라인(VL1), 제2 초기화 전압라인(VL2)이 미-도시되었다.
도 4에는 전원 전압라인(PL)이 도시되었다. 전원 전압라인(PL)은 도 3을 참조하여 설명한 고전원 전압(ELVDD) 또는 저전원 전압(ELVSS)을 수신할 수 있다.
전원 전압라인(PL)은 제1 방향(DR1)으로 연장된 제1 전원라인(PL1) 및 제2 방향(DR2)으로 연장된 제2 전원라인(PL2)을 포함할 수 있다. 전원 전압라인(PL)은 제1 전원라인(PL1) 및 제2 전원라인(PL2) 중 어느 하나의 성분만 포함할 수도 있다.
전원 전압라인(PL)은 경계영역(BA)에 중첩한다. 전원 전압라인(PL)은 실질적으로 경계영역(BA)과 동일한 방향으로 연장된다. 경계영역(BA)은 제1 방향(DR1)으로 연장된 제1 영역(BA1) 및 제2 방향(DR2)으로 연장된 제2 영역(BA2)을 포함할 수 있다. 제1 전원라인(PL1)은 제1 방향(DR1)으로 연장되고, 제1 영역(BA1)에 중첩한다. 제2 전원라인(PL2)은 제2 방향(DR2)으로 연장되고, 제2 영역(BA2)에 중첩한다. 제1 전원라인(PL1) 및 제2 전원라인(PL2)의 교차영역은 제1 영역(BA1) 및 제2 영역(BA2)의 교차영역에 중첩한다.
도 5a에는 제2 발광소자(LD2) 및 제2 화소회로(PC2, 도 4 참조)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 도 3에 도시된 등가회로에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다. 본 발명의 일 실시예에서 화소회로는 실리콘 트랜지스터(S-TFT)와 산화물 트랜지스터(O-TFT) 중 1종의 트랜지스터만을 포함할 수도 있다.
베이스층(110) 상에 버퍼층(10br)이 배치될 수 있다. 버퍼층(10br)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 제1 반도체 패턴(SP1)은 실리콘 트랜지스터(S-TFT)의 액티브 영역(AC1)을 포함한다. 버퍼층(10br)은 제1 반도체 패턴(SP1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴(SP1)이 균일하게 형성되도록 할 수 있다. 버퍼층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 무기층의 버퍼층(10br)은 버퍼 무기층으로 지칭될 수 있다. 버퍼층(10br)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
실리콘 트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 제1 내지 제3 화소회로들(PC1, PC2, PC3, 도 4 참조)과 중첩할 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 외부 광이 제1 내지 제3 화소회로들(PC1, PC2, PC3)에 도달하는 것을 차단할 수 있다.
제1 배면 금속층(BMLa)은 제1 내지 제3 화소회로들(PC1, PC2, PC3, 도 4 참조) 각각의 적어도 일부 영역에 대응하여 배치될 수 있다. 제1 배면 금속층(BMLa)은 실리콘 트랜지스터(S-TFT)로 구현되는 구동 트랜지스터(T1, 도 3 참조)와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BMLa)은 베이스층(110)과 버퍼층(10br) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)과 버퍼층(10br) 사이에는 배리어 무기층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결될 수 있고, 이들로부터 정전압 또는 신호를 수신할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
제2 배면 금속층(BMLb)는 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지 커패시터(Cst)의 제2 전극(CE20)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BMLb)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다.
제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 은(Ag), 은(Ag)을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 제2 배면 금속층(BMLb)은 생략될 수 있다. 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부로 입사되는 광을 차단할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(10br) 상에 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다.
도 5a는 버퍼층(10br) 상에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소영역(PA, 도 4 참조)에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(10br) 상에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX1, PX2, PX3, 도 4 참조)에 공통으로 중첩하며, 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 상에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되며, 게이트(GT1)를 커버할 수 있다. 제3 절연층(30)은 제2 절연층(20) 상에 배치될 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE20)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE10)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다. 제2 절연층(20) 및 제3 절연층(30)은 무기층일 수 있다.
제2 반도체 패턴(SP2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SP2)은 산화물 트랜지스터(O-TFT)의 액티브 영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 액티브 영역 또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
산화물 트랜지스터(O-TFT)의 소스 영역(SE2, 또는 소스), 액티브 영역(AC2, 또는 채널), 및 드레인 영역(DE2, 또는 드레인)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴(SP2)을 커버할 수 있다. 도 5a에 도시되 것과 같이, 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 상에 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 액티브 영역(AC2)에 중첩한다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되며, 게이트(GT2)를 커버할 수 있다. 제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제4 절연층(40) 및 제5 절연층(50)은 무기층일 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
버퍼층(10br) 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 절연층들의 적층 구조물을 정의할 수 있다. 본 실시예에서 절연층들의 적층 구조물은 무기층들의 적층구조물로 설명되나, 적층 구조물의 일부의 절연층은 유기층일 수도 있다.
무기층들의 적층 구조물에는 도 4를 참조하여 설명한 경계영역(BA)에 대응하는 개구(BA-OP)가 정의된다. 별도로 도시하지 않았으나, 개구(BA-OP)는 제1 영역(BA1)에 대응하는 제1 개구 영역과 제2 영역(BA2)에 대응하는 제2 개구 영역을 포함할 수 있다.
무기층들의 적층 구조물이 도 4에 도시된 복수 개의 화소들(PX1 PX2, PX3)에 대응하게 복수 개의 아일랜드들로 분할된다. 외부충격에 의해 무기층들의 적층 구조물에 크랙이 형성되는 것을 방지할 수 있다. 복수 개의 아일랜드 구조물은 외부 충격을 분산시킬 수 있기 때문이다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60)은 개구(BA-OP)를 채운다. 제6 절연층(60)은 하측에 무기층들에 형성된 단차를 제거하고 평탄한 상면을 제공할 수 있다.
제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 개구(BA-OP)에 중첩하는 제1 전원라인(PL1)이 배치된다.
제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제7 절연층(70) 상에 개구(BA-OP)에 중첩하는 제2 전원라인(PL2)이 배치된다. 제2 전원라인(PL2)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제1 전원라인(PL1)에 접속될 수 있다. 제8 절연층(80)은 제7 절연층(70) 상에 배치될 수 있다.
본 실시예에서 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 제6 절연층(60)은 제1 유기층으로 정의되고, 제7 절연층(70) 및 제8 절연층(80)은 제2 유기층 및 제3 유기층으로 정의될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 발광소자(LD2)는 제1 전극(AE2, 또는 화소 전극), 발광층(EL2), 및 제2 전극(CE, 또는 공통 전극)을 포함할 수 있다. 도 4를 참조하여 설명한 제1 발광소자(LD1) 및 제3 발광소자(LD3)의 제2 전극은 제2 발광소자(LD2)의 제2 전극(CE)와 일체의 형상을 가질 수 있다. 즉, 제2 전극(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제1 전극(AE2)은 제8 절연층(80) 상에 배치될 수 있다. 제1 전극(AE2)은 투명 전극, 반투명 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 제1 전극(AE2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(AE2)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 상에 배치될 수 있다. 화소 정의막(PDL)은 투명한 성질을 갖거나 광을 흡수하는 성질을 가질 수 있다. 예를 들어, 광을 흡수하는 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 제1 전극(AE2)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제1 전극(AE2)의 일부분을 노출시키는 개구(PDL-O2)가 정의될 수 있다. 화소 정의막(PDL)은 제1 전극(AE2)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 제1 전극들(AE2)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 제1 전극(AE2)과 발광층(EL2) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층들(EL2)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX1 PX2, PX3, 도 4 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
도 5b에는 제2 화소회로(PC2, 도 4 참조)의 도 5a에 도시된 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)와 구분되는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 또한, 도 4에 도시된 제1 현재 스캔라인(SL1i)이 도시되었다. 제1 현재 스캔라인(SL1i)은 제5 절연층(50) 상에 배치되고 화소영역(PA)에 중첩하는 제1 도전패턴(SL-C1) 및 제6 절연층(60) 상에 배치되고 경계영역(BA)에 교차하는 제2 도전패턴(SL-C2)을 포함할 수 있다.
제2 도전패턴(SL-C2)은 제2 전원라인(PL2)과 다른 층 상에 배치되어, 제2 전원라인(PL2)에 대한 간섭이 발생하지 않는다. 본 발명의 일 실시예에서 제1 도전패턴(SL-C1)은 제7 절연층(70) 상에 배치될 수도 있다.
도 6a을 참조하면, 도전라인(SL)은 제1 방향(DR1)으로 연장된 복수 개의 제1 라인(SL10) 및 제2 방향(DR2)으로 연장된 복수 개의 제2 라인(SL20)을 포함할 수 있다. 제1 라인(SL10) 및 제2 라인(SL20)은 도 4 내지 도 5b에 도시된 제1 전원라인(PL1) 및 제2 전원라인(PL2)에 각각 대응할 수 있으나, 이에 제한되지 않는다. 제1 라인(SL10)은 도 4에 도시된 제1 영역(BA1)에 중첩하고, 제2 라인(SL20)은 도 4에 도시된 제2 영역(BA2)에 중첩한다. 제1 라인(SL10) 및 제2 라인(SL20) 중 어느 하나가 도 5a에 도시된 제1 연결 전극(CNE1) 내지 제3 연결 전극(CNE3) 중 어느 하나와 동일한 층 상에 배치될 때, 제1 라인(SL10) 및 제2 라인(SL20) 중 다른 하나가 도 5a에 도시된 제1 연결 전극(CNE1) 내지 제3 연결 전극(CNE3) 중 다른 하나와 동일한 층 상에 배치될 수 있다.
제1 초기화 전압라인(VL1) 또는 제2 초기화 전압라인(VL2)은 도 6a에 도시된 도전라인(SL)과 동일한 형태로 구현될 수 있다. 도 3에 도시된 발광소자(LD)에 저전원 전압(ELVSS)을 제공하는 전압라인 역시 도 6a에 도시된 도전라인(SL)과 동일한 형태로 구현될 수 있다.
도 6b에 도시된 것과 같이, 데이터 라인(DL)은 제2 라인(SL20) 성분만을 포함할 수 있다. 데이터 라인(DL)은 화소열마다 배치될 수 있다. 데이터 라인(DL)은 도 4에 도시된 제2 영역(BA2)에 중첩한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 도전라인(SL-1, SL-2, SL-3)을 도시한 평면도이다. 도 1 내지 도 6b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
표시패널(100)은 도 7a에 도시된 것과 같이 2개 타입의 도전라인(SL-1, SL-2)을 포함하거나, 도 7b에 도시된 것과 같이 3개 타입의 도전라인(SL-1, SL-2, SL-3)을 포함할 수 있다.
표시패널(100)의 전체의 제1 영역(BA1, 도 4 참조) 중 일부는 제1 타입의 도전라인(SL-1)의 제1 라인(SL11)이 배치되고, 제1 영역(BA1) 중 다른 일부는 제2 타입의 도전라인(SL-2)의 제1 라인(SL12)이 배치될 수 있다. 표시패널(100)의 전체의 제2 영역(BA2, 도 4 참조) 중 일부는 제1 타입의 도전라인(SL-1)의 제2 라인(SL21)이 배치되고, 제2 영역(BA2) 중 다른 일부는 제2 타입의 도전라인(SL-2)의 제2 라인(SL22)이 배치될 수 있다.
제1 타입의 도전라인(SL-1)이 고전원 전압(ELVDD) 또는 저전원 전압(ELVSS)을 수신하는 전원라인, 제1 초기화 전압라인(VL1), 및 제2 초기화 전압라인(VL1) 중 어느 하나일 때, 제2 타입의 도전라인(SL-2)은 다른 하나일 수 있다.
본 발명의 일 실시예에서 제1 타입의 도전라인(SL-1)의 제1 라인(SL11) 또는 제2 타입의 도전라인(SL-2)의 제1 라인(SL12)은 도 5b에 도시된 제1 현재 스캔라인(SL1i)처럼 제1 도전패턴(SL-C1) 및 제2 도전패턴(SL-C2)을 포함할 수도 있다.
도 7b에 도시된 것과 같이, 제1 영역(BA1, 도 4 참조)과 제2 영역(BA2, 도 4 참조)을 공간적으로 분할하면 3개 타입의 도전라인(SL-1, SL-2, SL-3)이 서로 간섭되지 않도록 배치될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시패널(100)의 확대된 평면도이다.
도 8을 참조하면, 도전라인(SL)은 우회라인에 해당할 수 있고, 데이터 라인의 일부를 구성할 수 있다. 우회라인(SL)은 주변영역(100-NA)에 배치되는 신호라인을 대체할 수 있다. 그에 따라 주변영역(100-NA)의 면적은 축소될 수 있다.
도 8에는 데이터 구동회로(DDC, 도 1 참조)에 연결된 2개 그룹의 데이터 라인(DL1-1, DL1-2, DL2-1, DL2-2)을 도시하였다. 제1 그룹의 데이터 라인(DL1-1, DL1-2)은 일체의 형상을 갖고, 제2 그룹의 데이터 라인(DL2-1, DL2-2)은 우회라인(SL)을 포함하고, 복수 개의 부분들을 포함할 수 있다.
우회라인(SL)은 제1 방향(DR1)으로 연장된 가로 라인(SL11, 또는 제1 라인) 및 제2 방향(DR2)으로 연장된 제1 세로 라인(SL21, 또는 하나의 제2 라인) 및 제2 세로 라인(SL22, 또는 다른 하나의 제2 라인)을 포함할 수 있다. 가로 라인(SL11)은 도 4에 도시된 제1 전원라인(PL1) 또는 도 6a의 제1 라인(SL10)에 대응하고, 제1 세로 라인(SL21) 및 제2 세로 라인(SL22) 각각은 도 4에 도시된 제2 전원라인(PL2) 또는 도 6a의 제2 라인(SL20)에 대응한다. 가로 라인(SL11)은 제1 및 제2 세로 라인(SL21, SL22)과 다른 층 상에 배치될 수 있다.
우회라인(SL)은 주변영역(100-NA)에 배치된 제3 라인(SL-NA)과 연결되고, 표시영역(100-A)에 배치된 제4 라인(SL-A)과 각각 연결될 수 있다. 가로 라인(SL11)은 제1 컨택홀(CH1)을 통해서 제1 세로 라인(SL21) 및 제2 세로 라인(SL22)에 각각 연결된다. 제1 세로 라인(SL21)은 제2 컨택홀(CH2)을 통해 제3 라인(SL-NA)에 연결된다. 제2 세로 라인(SL22)은 제2 컨택홀(CH2)을 통해 제4 라인(SL-A)에 연결된다.
가로 라인(SL11), 제1 및 제2 세로 라인(SL21, SL22), 및 제3 및 제4 라인(SL-NA, SL-A)은 서로 다른 층 상에 배치될 수 있다. 가로 라인(SL11), 제1 및 제2 세로 라인(SL21, SL22), 및 제3 및 제4 라인(SL-NA, SL-A) 중 어느 하나가 도 5a에 도시된 제1 연결 전극(CNE1)과 동일한 층 상에 배치될 때, 가로 라인(SL11), 제1 및 제2 세로 라인(SL21, SL22), 및 제3 및 제4 라인(SL-NA, SL-A) 중 다른 하나가 도 5a에 도시된 제2 연결 전극(CNE2)과 동일한 층 상에 배치될 있다. 가로 라인(SL11), 제1 및 제2 세로 라인(SL21, SL22), 및 제3 및 제4 라인(SL-NA, SL-A) 중 남은 하나가 제3 연결 전극(CNE3)과 동일한 층 상에 배치될 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시영역(100-A)의 확대된 평면도이다. 이하, 도 1 내지 도 6b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
화소영역들(PA) 각각은 복수 개의 화소들(PX1, PX2, PX3)을 포함할 수 있다. 도 9a에 도시된 것과 같이, 하나의 화소영역(PA)에 제1 및 제2 색 화소들(PX1, PX2)이 배치되고, 다른 하나의 화소영역(PA)에 제2 및 제3 색 화소들(PX2, PX3)이 배치될 수 있다. 도 9b에 도시된 것과 같이, 하나의 화소영역(PA)에 하나의 제1 색 화소(PX1), 하나의 제3 색 화소(PX3) 및 두 개의 제2 색 화소들(PX2)이 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시패널(100)의 단면도이다. 이하, 도 5a 및 도 5b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
제4 절연층(40)은 제3 절연층(30) 상에 배치될 수 있다. 도 5a에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 비-중첩하는 영역을 노출시킬 수 있다. 제4 절연층(40)의 절연 패턴으로부터 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출될 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 표시패널(100)의 단면도이다. 이하, 도 5a 및 도 5b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 11a 및 도 11b에 도시된 것과 같이, 표시패널(100)은 개구(BA-OP)를 채우는 유기패턴(ORP)을 포함할 수 있다. 유기패턴(ORP)은 평면 상 개구(BA-OP)의 형상과 동일한 형상을 가질 수 있다. 유기패턴(ORP)은 평면 상에서 격자형상을 가질 수 있다.
도 11a에 도시된 것과 같이, 제5 절연층(50) 상에 유기패턴(ORP)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)에는 유기패턴(ORP)을 노출시키는 개구(60-OP)가 정의된다. 제6 절연층(60)은 유기층 또는 무기층일 수 있다. 제6 절연층(60)이 무기층인 경우, 제2 연결전극(CNE2)과 제1 연결전극(CNE1) 사이에 배치된 컨택홀처럼 화소영역(PA) 내에 배치된 컨택홀의 사이즈를 축소시킬 수 있다.
제6 절연층(60) 상에 제1 전원라인(PL1)이 배치된다. 제1 전원라인(PL1)은 제6 절연층(60)의 개구(60-OP) 내측에 배치되어 유기패턴(ORP)에 접촉할 수 있다. 제2 전원라인(PL2)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제1 전원라인(PL1)에 연결될 수 있다.
도 11b에 도시된 것과 같이, 제5 절연층(50) 상에 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층 또는 무기층일 수 있다. 개구(BA-OP)는 제6 절연층(60)까지 연장될 수 있다. 유기패턴(ORP)의 일부분은 제6 절연층(60)의 상면에 배치될 수 있다.
유기패턴(ORP) 상에 제1 전원라인(PL1)이 배치되고, 제1 전원라인(PL1)은 부분적으로 제6 절연층(60)의 상면에 배치될 수도 있다. 제2 전원라인(PL2)은 제7 절연층(70)을 관통하는 컨택홀을 통해 제1 전원라인(PL1)에 연결될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
베이스층 110
경계영역 BA
화소영역 PA
절연층들 10br, 10-50
제1 유기층 60
화소회로 PC
발광소자 LD
제1 도전라인 PL, PL1
제1 영역, 제2 영역 BA1, BA2
제2 유기층 70
제2 도전라인 PL2
실리콘 트랜지스터, 산화물 트랜지스터 S-TFT, O-TFT
데이터 구동회로 DDC
제1 도전라인의 제1 라인, 제2 라인 PL1, PL2
제1 도전패턴, 제2 도전패턴 SL-C1, SL-C2
버퍼 무기층, 제1 내지 제5 무기층들 10br, 10-50
유기패턴 ORP

Claims (20)

  1. 경계영역과 화소영역을 포함하는 베이스층;
    상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 절연층들;
    상기 개구를 채우고 상기 복수 개의 절연층들 상에 배치된 제1 유기층;
    상기 화소영역에 중첩하는 화소회로;
    상기 화소영역에 중첩하고, 상기 화소회로에 전기적으로 연결되고, 상기 제1 유기층 상에 배치된 발광소자; 및
    상기 경계영역에 중첩하고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 제1 유기층 상에 배치되고, 상기 화소회로에 전기적으로 연결된 제1 도전라인을 포함하는 표시패널.
  2. 제1 항에 있어서,
    상기 경계영역은 제1 방향으로 연장된 제1 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 영역을 포함하고,
    상기 개구는 상기 제1 방향으로 연장된 제1 개구 영역 및 상기 제1 개구 영역으로부터 상기 제2 방향으로 연장된 제2 개구 영역을 포함하고,
    상기 제1 도전라인은 상기 제1 방향으로 연장되거나, 상기 제2 방향으로 연장된 표시패널.
  3. 제2 항에 있어서,
    상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함하고,
    상기 제1 도전라인은 상기 제1 방향으로 연장되고, 상기 제2 도전라인은 상기 제2 방향으로 연장된 표시패널.
  4. 제2 항에 있어서,
    상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함하고,
    상기 제1 도전라인은 상기 제1 영역 및 상기 제1 개구 영역에 중첩하고,
    상기 제2 도전라인은 상기 제2 영역 및 상기 제2 개구 영역에 중첩하는 표시패널.
  5. 제4 항에 있어서,
    상기 제2 도전라인은 상기 제2 유기층을 관통하는 컨택홀을 통해 상기 제1 도전라인에 연결된 표시패널.
  6. 제2 항에 있어서,
    상기 제1 유기층 상에 배치된 제2 유기층 및 상기 제2 유기층 상에 배치된 제2 도전라인을 더 포함하고,
    상기 제1 도전라인과 상기 제2 도전라인은 상기 제1 영역의 서로 다른 영역에 중첩하거나, 상기 제2 영역의 서로 다른 영역에 중첩하는 표시패널.
  7. 제6 항에 있어서,
    상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 신호 또는 서로 다른 전압을 수신하는 표시패널.
  8. 제1 항에 있어서,
    상기 화소회로는 실리콘 트랜지스터 또는 산화물 트랜지스터를 포함하는 표시패널.
  9. 제1 항에 있어서,
    상기 제1 도전라인은 데이터 신호 또는 전원 전압을 수신하는 표시패널.
  10. 제1 항에 있어서,
    상기 제1 도전라인에 전기적으로 연결된 데이터 구동회로를 더 포함하고,
    상기 경계영역은 제1 방향으로 연장된 제1 영역 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 영역을 포함하고,
    상기 개구는 상기 제1 방향으로 연장된 제1 개구 영역 및 상기 제1 개구 영역으로부터 상기 제2 방향으로 연장된 제2 개구 영역을 포함하고,
    상기 제1 도전라인은, 상기 제1 영역과 상기 제1 개구 영역에 중첩하는 제1 라인 및 상기 제2 영역과 상기 제2 개구 영역에 중첩하는 제2 라인을 포함하는 표시패널.
  11. 제1 항에 있어서,
    상기 화소영역은 복수 개 제공되고,
    상기 경계영역은 평면상에서 상기 복수 개의 화소영역들 각각을 에워싸고,
    상기 복수 개의 화소영역들 각각에는 1개, 2개 또는 4개의 상기 발광소자가 배치된 표시패널.
  12. 제1 항에 있어서,
    제2 도전라인을 더 포함하고, 상기 제2 도전라인은,
    상기 화소영역에 중첩하고, 상기 제1 유기층 하측에 배치된 제1 도전패턴; 및
    상기 경계영역과 교차하고, 상기 제1 유기층 상에 배치되고, 상기 제1 도전패턴에 연결된 제2 도전패턴을 포함하는 표시패널.
  13. 제1 항에 있어서,
    상기 화소회로는 제1 게이트 및 실리콘 반도체 패턴을 포함하는 제1 트랜지스터 및 제2 게이트 및 산화물 반도체 패턴을 포함하는 제2 트랜지스터를 포함하고,
    상기 복수 개의 절연층들은,
    상기 실리콘 반도체 패턴 하측의 버퍼 무기층;
    상기 실리콘 반도체 패턴 상의 제1 무기층;
    상기 제1 무기층 및 상기 제1 게이트 상의 제2 무기층;
    상기 제2 무기층과 상기 산화물 반도체 패턴 사이의 제3 무기층;
    상기 제3 무기층 및 상기 산화물 반도체 패턴 상의 제4 무기층; 및
    상기 제4 무기층 및 상기 제2 게이트 상의 제5 무기층을 포함하는 표시패널.
  14. 제13 항에 있어서,
    상기 제4 무기층은 상기 제2 게이트에 중첩하고, 상기 산화물 반도체 패턴의 상기 제2 게이트에 비-중첩하는 영역을 노출시키는 표시패널.
  15. 경계영역과 화소영역을 포함하는 베이스층;
    상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들;
    상기 개구를 채우는 유기패턴;
    상기 화소영역에 중첩하는 화소회로;
    상기 화소영역에 중첩하고, 상기 화소회로에 전기적으로 연결되고, 상기 복수 개의 무기층 상에 배치된 발광소자; 및
    상기 경계영역에 중첩하고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 유기패턴 상에 배치되고, 상기 화소회로에 전기적으로 연결된 도전라인을 포함하는 표시패널.
  16. 제15 항에 있어서,
    상기 복수 개의 무기층들 상에 배치되고, 상기 유기패턴을 노출시키는 제1 개구가 정의된 절연층을 더 포함하고,
    상기 도전라인은 적어도 상기 제1 개구의 내측에 배치된 표시패널.
  17. 제15 항에 있어서,
    상기 유기패턴의 일부분은 상기 복수 개의 무기층들 중 최상측의 무기층 상에 배치된 표시패널.
  18. 제17 항에 있어서,
    상기 도전라인은 상기 유기패턴의 상면에 접촉하는 표시패널.
  19. 제15 항에 있어서,
    상기 복수 개의 무기층들 상에 배치된 절연층을 더 포함하고,
    상기 도전라인은 서로 교차하는 제1 도전라인과 제2 도전라인을 포함하고
    상기 절연층은 상기 제1 도전라인과 상기 제2 도전라인 사이에 배치되고,
    상기 유기패턴은 제1 방향으로 연장되고 상기 제1 도전라인에 중첩하는 제1 유기패턴 및 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제2 도전라인에 중첩하는 제2 유기패턴을 포함하고,
    상기 제1 도전라인과 상기 제2 도전라인은 상기 절연층을 관통하는 컨택홀을 통해 연결된 표시패널.
  20. 제1 화소영역, 제2 화소영역, 상기 제1 화소영역과 상기 제2 화소영역 사이의 경계영역을 포함하는 베이스층;
    상기 제1 화소영역에 대응하는 제1 적층 구조물;
    상기 제2 화소영역에 대응하고, 상기 제1 적층 구조물과 상기 경계영역을 사이에 두고 이격되어 배치된 제2 적층 구조물;
    적어도 상기 제1 적층 구조물과 상기 제2 적층 구조물 사이의 공간을 채우고, 상기 경계영역에 중첩하는 유기물질;
    상기 제1 화소영역에 배치된 트랜지스터 및 발광소자; 및
    상기 유기물질 상에 배치되고, 상기 경계영역과 실질적으로 동일한 방향으로 연장되며, 상기 트랜지스터 또는 발광소자에 전기적으로 연결된 도전라인을 포함하고,
    상기 제1 적층 구조물과 상기 제2 적층 구조물 각각은 복수 개의 무기층들을 포함하는 표시패널.
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