KR20220168639A - 표시장치, 전자장치 및 표시장치 제조방법 - Google Patents

표시장치, 전자장치 및 표시장치 제조방법 Download PDF

Info

Publication number
KR20220168639A
KR20220168639A KR1020210078318A KR20210078318A KR20220168639A KR 20220168639 A KR20220168639 A KR 20220168639A KR 1020210078318 A KR1020210078318 A KR 1020210078318A KR 20210078318 A KR20210078318 A KR 20210078318A KR 20220168639 A KR20220168639 A KR 20220168639A
Authority
KR
South Korea
Prior art keywords
region
area
light emitting
transistor
disposed
Prior art date
Application number
KR1020210078318A
Other languages
English (en)
Inventor
차명근
구소영
심동환
최상건
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210078318A priority Critical patent/KR20220168639A/ko
Priority to US17/825,724 priority patent/US20220406877A1/en
Priority to EP22825235.9A priority patent/EP4358148A1/en
Priority to PCT/KR2022/008215 priority patent/WO2022265310A1/ko
Priority to CN202210671447.6A priority patent/CN115483256A/zh
Priority to CN202221484303.1U priority patent/CN217847961U/zh
Publication of KR20220168639A publication Critical patent/KR20220168639A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H01L27/326—
    • H01L27/3234—
    • H01L27/3248—
    • H01L27/3276—
    • H01L51/5237—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/30—Doping active layers, e.g. electron transporting layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치를 제공한다. 표시장치는 제1 화소 및 제2 화소를 포함한다. 제2 화소의 발광소자와 구동회로는 제2 영역에 배치된다. 제1 화소는 제2 영역에 배치된 실리콘 트랜지스터 및 산화물 트랜지스터를 포함한다. 제1 화소는 상기 트랜지스터들 중 하나와 제1 영역에 배치된 발광소자를 전기적으로 연결하는 연결 배선을 포함한다. 연결 배선은 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함한다.

Description

표시장치, 전자장치 및 표시장치 제조방법{DISPLAY DEVICE, ELECTRONIC DEVICE, AND FABRICATING METHOD OF THE DISPLAY DEVICE}
본 발명은 광 신호가 투과하는 표시 영역을 포함하는 표시장치, 표시장치를 포함하는 전자장치 및 표시장치의 제조방법에 관한 것이다.
전자 장치는 표시패널 및 전자 모듈 등 다양한 전자 부품들을 포함할 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시패널의 아래에 배치될 수 있다. 표시패널의 일부 영역의 투과율은 표시패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 투과율이 높은 영역을 통해 광 신호를 수신하거나, 광 신호를 출력할 수 있다.
본 발명은 적층 구조가 단순한 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 표시장치를 포함하는 전자장치를 제공하는 것을 목적으로 한다.
본 발명은 제조공정이 단순한 표시장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 표시장치는 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 베이스층, 상기 베이스층 상에 배치된 절연층, 및 상기 베이스층 상에 배치된 제1 화소 및 제2 화소를 포함하는 표시패널을 포함한다. 상기 제1 화소는, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결된 제1 화소 회로를 포함한다. 상기 제2 화소는, 상기 제2 영역에 배치된 제2 발광소자 및 상기 제2 발광소자에 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 회로를 포함한다. 상기 제1 화소 회로는, 드레인 영역, 액티브 영역, 소스 영역을 포함하는 산화물 반도체 패턴 및 상기 액티브 영역에 중첩하는 게이트를 포함하고, 상기 제2 영역 또는 상기 주변 영역에 배치된 제1 트랜지스터, 드레인 영역, 액티브 영역, 소스 영역을 포함하는 실리콘 반도체 패턴 및 상기 액티브 영역에 중첩하는 게이트를 포함하고, 상기 제2 영역 또는 상기 주변 영역에 배치된 제2 트랜지스터, 및 상기 제1 트랜지스터 또는 상기 제2 트랜지스터와 상기 제1 발광소자를 전기적으로 연결하며, 적어도 상기 제1 영역에 중첩하고, 상기 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함하는 연결 배선을 포함할 수 있다.
상기 표시 영역은 상기 제2 영역에 인접한 제3 영역을 더 포함하고, 상기 표시패널은 상기 제3 영역에 배치된 제3 화소를 더 포함하고, 상기 제3 화소는, 상기 제3 영역에 배치된 제3 발광소자 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함할 수 있다. 기준 면적 내에서 상기 제1 발광소자는 상기 제3 발광소자보다 적게 배치될 수 있다.
상기 절연층은 제1 절연층 및 제2 절연층을 포함하고, 상기 산화물 반도체 패턴은 상기 제1 절연층의 상측에 배치되고, 상기 실리콘 반도체 패턴은 상기 제1 절연층의 하측에 배치되고, 상기 제2 절연층은 상기 산화물 반도체 패턴을 커버할 수 있다.
상기 제2 절연층은 상기 연결 배선을 커버할 수 있다.
상기 제2 절연층은 상기 제1 영역에 대응하는 개구가 정의되고, 상기 연결 배선의 적어도 일부분은 상기 제2 절연층으로부터 노출될 수 있다.
상기 절연층은 상기 개구를 채우고, 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함할 수 있다.
상기 제1 화소 회로는 연결 전극을 더 포함하고, 상기 연결 전극은 상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 컨택홀을 통해 상기 연결 배선에 연결될 수 있다.
상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역보다 큰 전도성을 가딜 수 있다.
상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역 대비 불소 원소의 함량이 높을 수 있다.
상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역 대비 알루미늄(Al), 비소(As), 붕소(B), 또는 규소(Si)를 더 포함할 수 있다.
상기 절연층은 상기 제1 트랜지스터의 상기 게이트에 중첩하고, 제1 트랜지스터의 상기 게이트와 상기 제1 트랜지스터의 액티브 영역 사이에 배치된 절연 패턴을 포함하고, 평면 상에서 상기 제1 트랜지스터의 상기 드레인 영역 및 상기 소스 영역은 상기 절연 패턴으로부터 노출될 수 있다.
상기 연결 배선은 상기 제2 영역에 중첩할 수 있다.
상기 제1 화소 회로는 연결 전극을 더 포함하고, 상기 제1 발광소자는 타원 형상의 제1 전극을 포함하고, 상기 연결 전극은 상기 연결 배선에 직접 연결되고, 상기 제1 발광소자의 상기 제1 전극은 상기 연결 전극에 직접 연결될 수 있다.
상기 제2 발광소자는 곡선의 엣지를 갖는 제1 전극을 포함하고, 상기 제2 발광소자의 상기 제1 전극은 상기 제1 발광소자의 상기 제1 전극보다 작은 면적을 가질 수 있다.
상기 표시패널에 결합된 윈도우를 더 포함하고, 상기 윈도우는 베이스 필름 및 상기 주변 영역에 중첩하는 베젤 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 광 신호가 통과하는 센싱 영역, 상기 센싱 영역에 인접한 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고, 상기 센싱 영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비-중첩하는 투과 영역을 포함하는 표시장치 및 상기 표시장치의 하측에 배치되고, 상기 센싱 영역에 중첩하며, 상기 광 신호를 수신하는 전자모듈을 포함할 수 있다. 상기 표시장치는 제1 화소를 포함할 수 있다. 상기 제1 화소는, 상기 소자 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결된 제1 화소 회로를 포함할 수 있다. 상기 제1 화소 회로는 산화물 반도체 패턴을 포함하고, 상기 표시 영역 또는 상기 주변 영역에 배치된 트랜지스터를 포함할 수 있다. 상기 트랜지스터와 상기 제1 발광소자를 전기적으로 연결하며, 적어도 상기 표시 영역에 중첩하고, 상기 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함하는 연결 배선을 포함할 수 있다.
상기 표시장치는 제2 화소를 더 포함할 수 있다. 상기 제2 화소는, 상기 표시 영역에 배치된 제2 발광소자 및 상기 제2 발광소자에 전기적으로 연결되며 상기 표시 영역에 배치된 제2 화소 회로를 포함할 수 있다.
상기 표시장치는 윈도우를 포함할 수 있다. 상기 윈도우는 베이스 필름 및 상기 주변 영역에 중첩하는 베젤 패턴을 포함할 수 있다.
상기 전자모듈은 카메라 모듈을 포함할 수 있다.
표시장치의 제조방법은 상기 제2 영역에 중첩하는 상기 제1 실리콘 트랜지스터를 형성하는 단계, 상기 제2 영역에 중첩하는 상기 제1 산화물 트랜지스터의 산화물 반도체 패턴 및 적어도 제1 영역에 중첩하는 산화물 반도체 배선을 포함하는 산화물 반도체층을 형성하는 단계, 상기 제1 산화물 트랜지스터의 상기 산화물 반도체 패턴의 소스 영역 및 드레인 영역에 비-중첩하고, 액티브 영역에 중첩하는 상기 제1 산화물 트랜지스터의 게이트를 형성하는 단계, 상기 제1 산화물 트랜지스터의 상기 게이트와 상기 산화물 반도체 배선을 커버하는 절연층을 형성하는 단계, 및 상기 절연층 상에 배치되고, 상기 산화물 반도체 배선과 전기적으로 연결된 상기 제1 발광소자를 형성하는 단계를 포함할 수 있다.
도판트를 이용하여 상기 산화물 반도체 배선을 도핑하는 단계를 더 포함할 수 있다.
상기 도판트는 알루미늄(Al), 비소(As), 붕소(B), 규소(Si), 또는 인듐(In)을 포함할 수 있다.
상기 절연층에 상기 제1 영역에 대응하는 개구가 형성되도록 불화가스를 이용하여 상기 절연층을 드라이 에칭하는 단계를 더 포함할 수 있다.
상기 제2 영역에 중첩하는 상기 제2 실리콘 트랜지스터를 형성하는 단계, 상기 제2 영역에 중첩하는 상기 제2 산화물 트랜지스터를 형성하는 단계, 및 상기 제2 영역에 중첩하는 상기 제2 발광소자를 형성하는 단계를 더 포함할 수 있다.
상기 제2 산화물 트랜지스터를 형성하는 단계는, 상기 제2 영역에 중첩하는 상기 제2 산화물 트랜지스터의 산화물 반도체 패턴을 형성하는 단계 및 상기 제2 산화물 트랜지스터의 상기 산화물 반도체 패턴의 소스 영역 및 드레인 영역에 비-중첩하고, 액티브 영역에 중첩하는 상기 제2 산화물 트랜지스터의 게이트를 형성하는 단계를 포함할 수 있다. 상기 제2 산화물 트랜지스터의 산화물 반도체 패턴을 형성하는 단계는 상기 산화물 반도체층을 형성하는 단계와 단일 공정으로 수행되고, 상기 제2 산화물 트랜지스터의 게이트를 형성하는 단계는 상기 제1 산화물 트랜지스터의 게이트를 형성하는 단계와 단일 공정으로 수행될 수 있다.
상술한 바에 따르면, 제1 화소 회로와 제1 발광소자를 연결하기 위한 추가적인 투명 도전성 층이 요구되지 않는다. 본 실시예에 따르면 연결 배선은 산화물 반도체 패턴의 제조 공정 중 적어도 일부의 단계와 동일한 제조 단계를 통해 형성될 수 있다. 표시장치의 적층 구조가 단순해질 수 있다.
연결 배선은 상대적으로 큰 전도성을 가짐으로써 제1 영역에 배치된 발광소자에 데이터 신호에 대응하는 구동 전류를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5b는 도 5a의 일부분을 확대한 평면도이다.
도 5c는 도 5b의 일부분을 확대한 평면도이다.
도 5d는 도 5b의 일부분을 확대한 평면도이다.
도 5e는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시장치의 제3 영역에 대응하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 제1 영역 및 제2 영역에 대응하는 단면도이다.
도 8a 및 도 8b는 도 5a의 일부분을 확대한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시장치의 제1 영역 및 제2 영역에 대응하는 단면도이다.
도 10a 내지 도 10h는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 도시한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(1000)의 사시도이다.
도 1을 참조하면, 전자 장치(1000)는 표시장치를 포함할 수 있고, 본 실시예에서는 휴대폰을 예시적으로 도시하였다. 그러나, 이에 제한되지 않고, 전자 장치(1000)는 태블릿, 모니터, 텔레비전, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있다.
전자 장치(1000)는 표시 영역(1000A)을 통해 이미지를 표시할 수 있다. 표시 영역(1000A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 영역(1000A)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시 영역(1000A)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(1000A)은 상기 평면만을 포함할 수도 있고, 표시 영역(1000A)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
표시 영역(1000A)의 일부 영역은 센싱 영역(1000SA)으로 정의될 수 있다. 도 1 에서는 하나의 센싱 영역(1000SA)을 예시적으로 도시하였으나, 센싱 영역(1000SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(1000SA)은 표시 영역(1000A)의 일부분일 수 있으나, 표시 영역(1000A)의 다른 영역 대비 높은 광 신호의 투과율을 가질 수 있다. 따라서, 센싱 영역(1000SA)을 통해 이미지를 표시할 수 있고, 센싱 영역(1000SA)을 통해 광 신호를 제공할 수 있다.
전자 장치(1000)는 센싱 영역(1000SA)과 중첩하는 영역에 배치된 전자 모듈을 포함할 수 있다. 전자 모듈은 센싱 영역(1000SA)을 통해 외부로부터 제공되는 광 신호를 수신하거나, 센싱 영역(1000SA)을 통해 광 신호를 출력할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 사물과 핸드폰 사이의 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다.
전자 장치(1000)의 두께 방향은 표시 영역(1000A)의 법선 방향인 제3 방향(DR3)일 수 있다. 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(1000)의 일부 구성들을 도시한 분해 사시도이다.
도 2를 참조하면, 전자 장치(1000)는 표시장치(DD) 및 카메라 모듈(CM)을 포함할 수 있다. 표시장치(DD)는 이미지를 생성하고, 외부입력을 감지할 수 있다. 카메라 모듈(CM)은 표시장치(DD)의 아래에 배치된다. 표시장치(DD)가 전자 장치(1000)를 구성하는 제1 전자 모듈로 정의될 때, 카메라 모듈(CM)은 제2 전자 모듈로 정의될 수도 있다.
표시장치(DD)에는 표시 영역(100A) 및 주변 영역(100N)을 포함할 수 있다. 표시 영역(100A)은 도 1에 도시된 표시 영역(1000A)에 대응될 수 있다. 표시장치(DD)의 일부 영역은 센싱 영역(100SA)으로 정의될 수 있으며, 센싱 영역(100SA)은 표시 영역(100A)의 다른 영역(이하, 주요 표시 영역)보다 높은 투과율을 가질 수 있다. 따라서, 센싱 영역(100SA)은 외부의 자연광을 카메라 모듈(CM)에 제공할 수 있다. 센싱 영역(100SA)은 표시 영역(100A)의 일부분이므로 이미지를 표시할 수 있다.
표시 영역(100A)에는 화소(PX)가 배치된다. 표시 영역(100A)에는 발광소자가 배치되고, 주변 영역(100N)에는 발광소자가 미-배치된다. 센싱 영역(100SA)과 주요 표시 영역에 각각 화소(PX)가 배치된다. 다만, 센싱 영역(100SA)과 주요 표시 영역에 배치된 화소(PX)의 구성은 상이할 수 있다. 이에 대한 상세한 설명은 후술한다.
도 3은 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 3을 참조하면, 표시장치(DD)는 표시패널(100), 센서층(200) 및 반사 방지층(300), 및 윈도우(400)를 포함할 수 있다. 반사 방지층(300)과 윈도우(400)는 접착층(AD)으로 결합될 수 있다.
표시패널(100)은 실질적으로 이미지를 생성하는 구성일 수 있다. 표시패널(100)은 발광형 표시패널일 수 있으며, 예를 들어, 표시패널(100)은 유기발광 표시패널, 무기발광 표시패널, 마이크로 엘이디 표시패널, 또는 나노 엘이디 표시패널일 수 있다. 표시패널(100)은 표시층으로 지칭될 수도 있다.
표시패널(100)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 다층 또는 단층의 무기층, 상기 다층 또는 단층의 무기층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다.
발광소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
센서층(200)은 표시패널(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(200)은 연속된 공정을 통해 표시패널(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시패널(100) 위에 직접 배치될 수 있다. 여기서 "직접 배치된다는 것"은 센서층(200)과 표시패널(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시패널(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다.
반사 방지층(300)은 센서층(200) 위에 직접 배치될 수 있다. 반사 방지층(300)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(300)은 연속된 공정을 통해 센서층(200) 위에 형성될 수 있다. 반사 방지층(300)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(100)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(300)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다. 반사 방지층(300)에 대한 구체적인 설명은 후술된다.
본 발명의 일 실시예에서, 센서층(200)은 생략될 수도 있다. 이 경우, 반사 방지층(300)은 표시패널(100) 위에 직접 배치될 수 있다. 본 발명의 일 실시예에서, 센서층(200)과 반사 방지층(300)의 위치는 서로 바뀔수 있다.
도시되지 않았으나, 본 발명의 일 실시예에서, 표시장치(DD)는 반사 방지층(300) 위에 배치된 광학층을 더 포함할 수 있다. 예를 들어, 광학층은 연속된 공정을 통해 반사 방지층(300) 위에 형성될 수 있다. 광학층은 표시패널(100)으로부터 입사된 광의 방향을 제어하여 표시장치(DD)의 정면 휘도를 향상시킬 수 있다. 예를 들어, 광학층은 표시패널(100)에 포함된 화소들의 발광 영역들에 각각 대응하여 개구부들이 정의된 유기 절연층, 및 유기 절연층을 커버하며 상기 개구부들에 충진된 고굴절층을 포함할 수 있다. 고굴절층은 유기 절연층보다 높은 굴절률을 가질 수 있다.
윈도우(400)는 전자 장치(1000)의 전면을 제공할 수 있다. 윈도우(400)는 글래스 필름 또는 합성 수지 필름을 베이스 필름으로써 포함할 수 있다. 윈도우(400)는 반사방지층 또는 지문 방지층을 더 포함할 수 있다. 윈도우(400)는 글래스 필름 또는 합성 수지 필름을 포함할 수 있다. 윈도우(400)는 표시패널(100)의 주변 영역(DP-NA)에 중첩하는 베젤 패턴(BZ, 도 5e 참조)을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다.
도 4를 참조하면, 도 2에 도시된 복수 개의 화소들(PX) 중 하나의 화소(PX)의 등가 회로도를 도시하였다. 화소(PX)는 발광소자(LD) 및 화소 회로(PC)를 포함할 수 있다. 발광소자(LD)는 도 3의 발광소자층(130)에 포함되는 구성일 수 있고, 화소 회로(PC)는 도 3의 회로층(120)에 포함되는 구성일 수 있다.
화소 회로(PC)는 복수 개의 트랜지스터들(T1 내지 T7, 또는 박막 트랜지스터들) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수 개의 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다.
복수 개의 트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1, 또는 제1 트랜지스터), 스위칭 트랜지스터(T2, 또는 제2 트랜지스터), 보상 트랜지스터(T3, 또는 제3 트랜지스터), 제1 초기화 트랜지스터(T4, 또는 제4 트랜지스터), 동작제어 트랜지스터(T5, 또는 제5 트랜지스터), 발광제어 트랜지스터(T6, 또는 제6 트랜지스터) 및 제2 초기화 트랜지스터(T7, 또는 제7 트랜지스터)를 포함할 수 있다.
발광소자(LD)는 제1 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 제2 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광소자(LD)의 제1 전극은 발광제어 트랜지스터(T6)을 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 제2 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수 개의 트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예를 들어, 복수 개의 트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3) 및 제1 초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4) 및 제2 초기화 트랜지스터(T7)은 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 중 하나만 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 트랜지스터들(T1 내지 T7) 모두 NMOS이거나, 모두 PMOS일 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔선(SL1), 제2 스캔신호(Sn')을 전달하는 제2 현재 스캔선(SL2), 제1 초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp, prior scan line), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 현재 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터 라인(DL)을 포함할 수 있다.
구동 전압선(PL)은 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 트랜지스터(T1) 및 발광소자(LD)의 제1 전극을 초기화하는 초기화전압(Vint1)을 전달할 수 있다.
구동 트랜지스터(T1)의 게이트는 스토리지 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스는 동작제어 트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 드레인은 발광제어 트랜지스터(T6)를 경유하여 발광소자(LD)의 제1 전극과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 트랜지스터(T2)의 게이트는 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔선(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스는 데이터 라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인은 구동 트랜지스터(T1)의 소스에 연결되어 있으면서 동작제어 트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1 현재 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터 라인(DL)으로 전달된 데이터신호(Dm)를 구동 트랜지스터(T1)의 소스로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 게이트는 제2 현재 스캔선(SL2)에 연결되어 있다. 보상 트랜지스터(T3)의 드레인은 구동 트랜지스터(T1)의 드레인에 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 발광소자(LD)의 제1 전극과 연결될 수 있다. 보상 트랜지스터(T3)의 소스는 스토리지 커패시터(Cst)의 제1 전극(CE10) 및 구동 트랜지스터(T1)의 게이트에 연결될 수 있다. 또한, 보상 트랜지스터(T3)의 소스는 제1 초기화 트랜지스터(T4)의 드레인에 연결될 수 있다.
보상 트랜지스터(T3)는 제2 현재 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 트랜지스터(T1)의 게이트와 드레인을 전기적으로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 트랜지스터(T4)의 게이트는 이전 스캔선(SLp)에 연결될 수 있다. 제1 초기화 트랜지스터(T4)의 소스는 제2 초기화 트랜지스터(T7)의 소스와 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 트랜지스터(T4)의 드레인은 스토리지 커패시터(Cst)의 제1 전극(CE10), 보상 트랜지스터(T3)의 소스 및 구동 트랜지스터(T1)의 게이트에 연결될 수 있다. 제1 초기화 트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint1)을 구동 트랜지스터(T1)의 게이트에 전달하여 구동 트랜지스터(T1)의 게이트의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 게이트는 발광제어선(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 동작제어 소스는 구동 전압선(PL)과 연결되어 있고, 동작제어 트랜지스터(T5)의 드레인은 구동 트랜지스터(T1)의 소스 및 스위칭 트랜지스터(T2)의 드레인과 연결될 수 있다.
발광제어 트랜지스터(T6)의 게이트는 발광제어선(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 발광제어 소스는 구동 트랜지스터(T1)의 드레인 및 보상 트랜지스터(T3)의 드레인에 연결되어 있으며, 발광제어 트랜지스터(T6)의 드레인은 제2 초기화 트랜지스터(T7)의 드레인 및 발광소자(LD)의 제1 전극에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 발광소자(LD)에 전달되어 발광소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 트랜지스터(T7)의 게이트는 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 트랜지스터(T7)의 드레인은 발광제어 트랜지스터(T6)의 드레 및 발광소자(LD)의 제1 전극에 연결되어 있으며, 제2 초기화 트랜지스터(T7)의 소스는 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Vint2)을 제공받을 수 있다. 제2 초기화 트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광소자(LD)의 제1 전극을 초기화시킨다.
다른 실시예로, 제2 초기화 트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 및 드레인은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE10)과 제2 전극(CE20)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE10)은 구동 트랜지스터(T1)의 게이트와 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE20)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트의 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE11) 및 제2 전극(CE21)을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE11)은 스토리지 커패시터(Cst)의 제1 전극(CE11)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE21)은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 트랜지스터(T1)의 게이트의 전압을 상승시킴으로써, 상기 게이트의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 현재 스캔선(SL1) 및 제2 현재 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온된다. 이 때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터 라인(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 게이트에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 게이트의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동 전류(ILD)가 발광소자(LD)에 공급된다.
본 실시예에서는 복수 개의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트와 연결되는 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4) 및 제2 초기화 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 게이트로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 5b는 도 5a의 일부분(10A)을 확대한 평면도이다. 도 5c는 도 5b의 일부분(200A)을 확대한 평면도이다. 도 5d는 도 5b의 일부분(300A)을 확대한 평면도이다. 도 5e는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5a를 참조하면, 표시패널(100)은 표시 영역(DP-A) 및 주변 영역(DP-NA)을 포함할 수 있다. 주변 영역(DP-NA)은 표시 영역(DP-A)과 인접하며 표시 영역(DP-A)의 적어도 일부를 에워쌀 수 있다. 주변 영역(DP-NA)은 도 3의 주변 영역(100N)에 대응할 수 있다.
표시 영역(DP-A)은 제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3)을 포함할 수 있다. 제1 영역(DP-A1)은 도 1에 도시된 센싱 영역(1000SA) 또는 도 2에 도시된 센싱 영역(100SA)과 중첩(또는 대응)할 수 있다. 본 실시예에서, 제1 영역(DP-A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시패널(100)은 복수 개의 화소들(PX)을 포함할 수 있다. 표시패널(100)은 제1 영역(DP-A1)에 배치된 발광소자를 포함하는 제1 화소(PX1), 제2 영역(DP-A2)에 배치된 발광소자를 포함하는 제2 화소(PX2), 및 제3 영역(DP-A3)에 배치된 발광소자를 포함하는 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 도 4에 도시된 화소 회로(PC)를 포함할 수 있다. 도 5a에 도시된 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 대응하는 발광소자(LD, 도 4 참조)의 위치를 기준으로 도시된 것이다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 복수로 제공될 수 있다. 이 경우, 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3)은 광 투과율 또는 해상도에 의해 구분될 수 있다. 광 투과율 및 해상도는 기준 면적 내에서 측정된다.
제1 영역(DP-A1)은 제2 영역(DP-A2) 및 제3 영역(DP-A3) 대비 광 투과율이 높다. 이것은 제1 영역(DP-A1)은 제2 영역(DP-A2) 및 제3 영역(DP-A3) 대비 후술하는 차광 구조물의 점유면적 비율이 낮기 때문이다. 차광 구조물의 비-점유영역은 광 신호의 투과 영역에 해당한다. 차광 구조물은 후술하는 회로층의 도전패턴, 화소 정의막, 화소 정의 패턴 등을 포함할 수 있다.
제3 영역(DP-A3)은 제1 영역(DP-A1) 및 제2 영역(DP-A2) 대비 해상도가 높다. 제3 영역(DP-A3)은 제1 영역(DP-A1) 및 제2 영역(DP-A2) 대비 기준 면적(또는 동일한 면적) 내에서 더 많은 개수의 발광소자가 배치된다.
광 투과율을 기준으로 구분할 때, 제1 영역(DP-A1)은 제1 투과율 영역일 수 있고, 제2 영역(DP-A2)과 제3 영역(DP-A3)은 제1 투과율 영역과 구분되는 제2 투과율 영역의 서로 다른 부분일 수 있다. 제2 영역(DP-A2)과 제3 영역(DP-A3)의 투과율은 실질적으로 동일할 수 있다. 제2 영역(DP-A2)과 제3 영역(DP-A3)의 투과율이 동일하지 않더라도, 제1 영역(DP-A1)의 투과율이 제2 영역(DP-A2)과 제3 영역(DP-A3) 각각의 투과율 대비 상당히 높기 때문에, 제1 영역(DP-A1)이 제1 투과율 영역으로 정의될 때, 제2 영역(DP-A2) 및 제3 영역(DP-A3)은 제2 투과율 영역으로 정의될 수 있다.
해상도를 기준으로 구분할 때, 제1 영역(DP-A1)과 제2 영역(DP-A2)은 제1 해상도 영역의 서로 다른 부분일 수 있고, 제3 영역(DP-A3)은 제1 해상도 영역과 구분되는 제2 해상도 영역일 수 있다. 제1 영역(DP-A1)의 기준 면적당 발광소자의 개수는 제2 영역(DP-A2)의 기준 면적당 발광소자의 개수와 실질적으로 동일할 수 있다.
도 5b를 참조하면, 제1 화소(PX1)는 제1 발광소자(LD1) 및 제1 발광소자(LD1)에 전기적으로 연결된 제1 화소 회로(PC1)를 포함할 수 있다. 제2 화소(PX2)는 제2 발광소자(LD2) 및 제2 발광소자(LD2)를 구동하기 위한 제2 화소 회로(PC2)를 포함하고, 제3 화소(PX3)는 제3 발광소자(LD3) 및 제3 발광소자(LD3)를 구동하기 위한 제3 화소 회로(PC3)를 포함할 수 있다.
제1 발광소자(LD1)는 제1 영역(DP-A1)에 배치되고, 제1 화소 회로(PC1)는 제2 영역(DP-A2)에 배치된다. 제2 발광소자(LD2) 및 제2 화소 회로(PC2)는 제2 영역(DP-A2)에 배치된다. 제3 발광소자(LD3) 및 제3 화소 회로(PC3)는 제3 영역(DP-A3)에 배치된다.
제1 영역(DP-A1)의 광 투과율을 높이기 위해 제1 화소 회로(PC1)를 제1 영역(DP-A1)으로부터 제2 영역(DP-A2)으로 이전시킨 것이다. 트랜지스터와 같은 차광 구조물을 제거하여 투과 영역의 점유율을 높이고, 그 결과 제1 영역(DP-A1)의 투과율은 향상된다. 제1 화소 회로(PC1)는 제2 영역(DP-A2)이외에 주변 영역(DP-NA)에 배치될 수도 있다.
도 5b에는 2종의 제1 화소(PX1)를 예시적으로 도시하였다. 하나의 제1 화소(PX1)는 제1 화소 회로(PC1)로부터 제1 방향(DR1)으로 이격되어 배치된 제1 발광소자(LD1)를 포함한다. 다른 하나의 제1 화소(PX1)는 제1 화소 회로(PC1)로부터 제2 방향(DR2)으로 이격되어 배치된 제1 발광소자(LD1)를 포함한다. 미-도시되었으나, 제1 영역(DP-A1)의 우측에 배치된 제1 화소(PX1) 역시 좌측에 배치된 제1 화소(PX1)와 유사한 제1 발광소자(LD1)와 제1 화소 회로(PC1)의 배치 관계를 가질 수 있다. 또한, 제1 영역(DP-A1)의 하측에 배치된 제1 화소(PX1) 역시 상측에 배치된 제1 화소(PX1)와 유사한 제1 발광소자(LD1)와 제1 화소 회로(PC1)의 배치 관계를 가질 수 있다.
도 5c에는 발광소자의 제1 전극들(AE1, AE2, AE3)이 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)를 각각 대표하여 도시되었다. 제1 영역(DP-A1)의 투과율을 향상시키기 위해, 기준 면적 내에서 제1 발광소자(LD1)는 제3 발광소자(LD3)보다 적게 배치된다. 예를 들어, 제1 영역(DP-A1)의 해상도는 제3 영역(DP-A3)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예를 들어, 제3 영역(DP-A3)의 해상도는 약 400ppi 이상이고, 제1 영역(DP-A1)의 해상도는 약 200ppi 또는 100ppi일 수 있다. 다만, 이는 일 예일뿐 이에 특별히 제한되는 것은 아니다. 다만, 제1 영역(DP-A1)의 휘도를 높이기 위해 제1 발광소자(LD1)의 제1 전극(AE1)은 제3 발광소자(LD3)의 제1 전극(AE3)보다 큰 면적을 가질 수 있다.
제1 영역(DP-A1)에서 제1 발광소자(LD1)가 배치되지 않은 영역은 투과 영역으로 정의될 수 있다. 예를 들어, 제1 영역(DP-A1)에서 제1 발광소자(LD1)의 제1 전극(AE1)이 배치되지 않은 영역은 투과 영역으로 정의될 수 있다.
제2 영역(DP-A2) 내에 제1 화소 회로(PC1)가 배치될 영역을 확보하기 위해, 기준 면적 내에서 제2 발광소자(LD2)는 제3 발광소자(LD3)보다 적게 배치된다. 제2 영역(DP-A2) 내에서 제2 화소 회로(PC2)가 미-배치된 영역에 제1 화소 회로(PC1)가 배치된다.
제1 발광소자(LD1)는 연결 배선(TWL)을 통해 제1 화소 회로(PC1)에 전기적으로 연결될 수 있다. 연결 배선(TWL)은 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 중첩한다. 연결 배선(TWL)은 투과 영역(TA, 도 9 참조)과 중첩할 수 있다. 연결 배선(TWL)의 적어도 일부분은 투명 도전성 물질을 포함할 수 있다. 도 5c의 제1 영역(DP-A1) 내에서 제1 전극(AE1)이 미-배치된 영역은 실질적으로 투과 영역(TA)일 수 있다. 투과 영역(TA)에 대한 상세한 설명은 도 9를 참조한다.
제1 전극들(AE1, AE2, AE3)은 곡선의 엣지를 가질 수 있다. 곡선의 엣지를 갖는 제1 전극들(AE1, AE2, AE3)은 광의 회절을 최소화할 수 있다. 특히, 제1 발광소자(LD1)의 제1 전극(AE1)은 투과 영역을 통과하는 광의 회절을 최소화할 수 있다.
제1 발광소자(LD1)의 제1 전극(AE1)은 평면 상에서 타원 형상을 가질 수 있다. 제1 전극(AE1)은 발광영역을 확보하는 동시에 연결 배선(TWL)의 접속영역을 확보할 수 있다.
도 5d를 참고하면, 3색의 제1 발광소자들(LD1)이 도시되었다. 제1 전극(AE1-R), 제1 전극(AE1-G), 및 제1 전극(AE1-B)이 제1 색의 제1 발광소자(LD1), 제2 색의 제1 발광소자(LD1), 및 제3 색의 제1 발광소자(LD1)를 각각 대표하여 도시되었다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나 이에 제한되지 않고, 제1 색 내재 제3 색은 또 다른 주요 3색으로 채택될 수 있다.
제1 영역(DP-A1) 내에 배치된 제1 내지 제4 발광소자 행들(PXL1 내지 PXL4)이 도시되었다. 제1 및 제3 발광소자 행들(PXL1 및 PXL3) 각각에는 제2 색의 제1 전극들(AE1-G)이 제1 방향(DR1)을 따라 나열될 수 있다. 제2 및 제4 발광소자 행들(PXL2 및 PXL4) 각각에는 제1 색의 제1 전극들(AE1-R)과 제3 색의 제1 전극들(AE1-B)이 제1 방향(DR1)을 따라 교번하게 배치될 수 있다. 제2 방향(DR2) 내에서 제2 발광소자 행(PXL2)의 제1 색의 제1 전극(AE1-R)은 제4 발광소자 행(PXL4)의 제3 색의 제1 전극(AE1-B)과 정렬된다. 이러한 제1 내지 제4 발광소자 행들(PXL1 내지 PXL4)의 배열은 제2 영역(DP-A2)과 제3 영역(DP-A3)으로 확장될 수 있다.
일부 영역(300A1)에 배치된 제1 전극들(AE1-R, AE1-G, AE1-B)은 도 5b에 도시된 제1 영역(DP-A1)의 좌측에 배치된 제1 화소(PX1)의 제1 전극들에 해당하고, 다른 일부 영역(300A2)에 배치된 제1 전극들(AE1-R, AE1-G, AE1-B)은 도 5b에 도시된 제1 영역(DP-A1)의 상측에 배치된 제1 화소(PX1)의 제1 전극들에 해당한다. 제1 전극들(AE1-R, AE1-G, AE1-B)의 위치에 따라 연결 배선(TWL)의 연장방향이 상이한 것을 알 수 있다.
도 5e를 참조하면, 제1 화소 회로(PC1)는 제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3) 이외의 제4 영역에 배치될 수도 있다. 도 5e에 도시된 것과 같이, 제1 화소 회로(PC1)에 주변 영역(DP-NA)에 배치될 수도 있다. 연결 배선(TWL)은 제1 영역(DP-A1), 제2 영역(DP-A2), 제3 영역(DP-A3), 및 주변 영역(DP-NA)에 중첩할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 영역(DP-A3)에 대응하는 단면도이다. 도 7은 본 발명의 일 실시예에 따른 표시장치의 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 대응하는 단면도이다.
도 6a 및 도 6b에는 제3 발광소자(LD3) 및 제3 화소 회로(PC3, 도 5c 참조)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 도 4에 도시된 등가회로에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다. 도 7에는 제1 발광소자(LD1) 및 제1 화소 회로(PC1)의 일부가 도시되었고, 제2 발광소자(LD2) 및 제2 화소 회로(PC2)의 일부가 도시되었다. 도 7에 도시된 실리콘 트랜지스터(S-TFT)는 도 4에 도시된 제6 트랜지스터(T6)일 수 있다.
버퍼층(10br)은 베이스층(110) 위에 배치될 수 있다. 버퍼층(10br)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 제1 반도체 패턴(SP1)은 실리콘 트랜지스터(S-TFT)의 액티브 영역(AC1)을 포함한다. 버퍼층(10br)은 제1 반도체 패턴(SP1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴(SP1)이 균일하게 형성되도록 할 수 있다.
실리콘 트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 제1 내지 제3 화소 회로들(PC1, PC2, PC3)과 중첩하여 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 외부 광이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 도달하는 것을 차단할 수 있다.
제1 배면 금속층(BMLa)은 제1 내지 제3 화소 회로들(PC1, PC2, PC3, 도 5c 참조) 각각의 적어도 일부 영역에 대응하여 배치될 수 있다. 제1 배면 금속층(BMLa)은 실리콘 트랜지스터(S-TFT)로 구현되는 구동 트랜지스터(T1, 도 4 참조)와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BMLa)은 베이스층(110)과 버퍼층(10br) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)과 버퍼층(10br) 사이에는 무기 배리어층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결될 수 있고, 이들로부터 정전압 또는 신호를 수신할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
제2 배면 금속층(BMLb)는 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지 커패시터(Cst)의 제2 전극(CE20)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BMLb)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다.
제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 은(Ag), 은(Ag)을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 제2 배면 금속층(BMLb)은 생략될 수 있다. 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부로 입사되는 광을 차단할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(10br) 위에 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다.
도 6a 및 도 6b는 버퍼층(10br) 위에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(10br) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE20)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE10)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴(SP2)은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴(SP2)은 후술하는 산화물 트랜지스터(O-TFT)의 액티브 영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 액티브 영역 또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
산화물 트랜지스터(O-TFT)의 소스 영역(SE2, 또는 소스), 액티브 영역(AC2, 또는 채널), 및 드레인 영역(DE2, 또는 드레인)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 도 6a에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 도 6b에 도시된 것과 같이, 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SP2)을 커버할 수 있다.
도 6a 및 도 6b에 도시되 것과 같이, 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 위에 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 액티브 영역(AC2)에 중첩한다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제1 연결 전극(CNE1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제3 발광소자(LD3)는 제1 전극(AE3, 또는 화소 전극), 발광층(EL3), 및 제2 전극(CE, 또는 공통 전극)을 포함할 수 있다. 후술하는 제1 발광소자(LD1) 및 제2 발광소자(LD2)의 제2 전극(CE)는 제3 발광소자(LD3)의 제2 전극(CE)와 일체의 형상을 가질 수 있다. 즉 제2 전극(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제3 발광소자(LD3)의 제1 전극(AE3)은 제8 절연층(80) 위에 배치될 수 있다. 제3 발광소자(LD3)의 제1 전극(AE3)은 (반)투광성 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 제3 발광소자(LD3)의 제1 전극(AE3) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제3 발광소자(LD3)의 제1 전극(AE3)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 제3 발광소자(LD3)의 제1 전극(AE3)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제3 발광소자(LD3)의 제1 전극(AE3)의 일부분을 노출시키는 제2 개구(PDL-OP2)가 정의될 수 있다. 화소 정의막(PDL)은 제3 발광소자(LD3)의 제1 전극(AE3)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 제1 전극들(AE3)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 제1 전극(AE3)과 발광층(EL3) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층들(EL3)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 표시패널(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 베이스층(210), 제1 도전층(220), 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
베이스층(210)은 표시패널(100) 위에 직접 배치될 수 있다. 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 제1 개구(PDL-OP1), 제2 개구(PDL-OP2), 및 개구(PDP-OP1, PDP-OP2)에 비-중첩하고, 화소 정의 패턴(PDP)과 화소 정의막(PDL)에 중첩하다. 제1 도전층(220) 및 제2 도전층(240)이 정의하는 감지전극은 적어도 도 5a에 도시된 제3 영역(DP-A3)에 중첩한다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 감지 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 감지 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 제1 컬러 필터(321), 제2 컬러 필터(322), 제3 컬러 필터(323), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 센서층(200)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)은 제2 영역(DP-A2, 도 7 참조) 및 제3 영역(DP-A3)과 중첩하며, 제1 영역(DP-A1, 도 7 참조)과 비-중첩할 수 있다. 즉, 제1 영역(DP-A1, 도 7 참조)에 분할층(310)이 미-배치됨에 따라 제1 영역(DP-A1)의 투과율은 보다 향상될 수 있다.
분할층(310)에는 제2 개구(310-OP2)가 정의될 수 있다. 제2 개구(310-OP2)는 제3 발광소자(LD3)의 제1 전극(AE3)과 중첩할 수 있다. 제3 컬러 필터(323)는 제3 영역(DP-A3)과 중첩할 수 있다. 제3 컬러 필터(323)는 제3 발광소자(LD3)의 제1 전극(AE3)과 중첩할 수 있다. 제3 컬러 필터(323)는 제2 개구(310-OP2)를 커버할 수 있다. 제3 컬러 필터(323)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 제3 컬러 필터(323)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 7에는 도 6a에 도시된 절연 패턴의 제4 절연층(40)이 적용된 제2 영역(DP-A2)을 도시하였다. 도 7에 있어서, 제1 화소 회로(PC1)와 다르게 제2 화소 회로(PC2)의 산화물 트랜지스터(O-TFT)는 미-도시되었다. 도 6을 참조하여 설명한 제3 화소(PX3)과 공통되는 제1 화소(PX1) 및 제2 화소(PX2)에 대한 설명은 생략한다.
제1 발광소자(LD1)의 제1 전극(AE1)은 제2 영역(DP-A2)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제1 발광소자(LD1)의 제1 전극(AE1)은 실리콘 트랜지스터(S-TFT) 또는 산화물 트랜지스터(O-TFT)에 전기적으로 연결될 수 있다. 도 7에서 실리콘 트랜지스터(S-TFT)에 연결된 제1 발광소자(LD1)의 제1 전극(AE1)을 도시하였다.
제1 발광소자(LD1)의 제1 전극(AE1)은 연결 배선(TWL) 및 연결 전극들(CNE1', CNE2', CPN)를 통해 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 연결 전극들(CNE1', CPN) 중 하나가 생략될 수 있다. 연결 전극(CNE1')이 연결 배선(TWL)과 실리콘 트랜지스터(S-TFT)를 직접 연결할 수 있다. 연결 전극(CNE2')이 생략되고, 제1 전극(AE1)이 연결 배선(TWL)에 직접 연결될 수도 있다.
연결 배선(TWL)은 투과 영역(TA)과 중첩할 수 있다. 연결 배선(TWL)은 광 투과성 물질을 포함할 수 있다. 연결 배선(TWL)은 예를 들어, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 연결 배선(TWL)이 광 신호가 이동하는 투과 영역(TA)과 중첩하더라도, 투명한 연결 배선(TWL)은 회절과 같은 광 신호의 변형을 최소화할 수 있다.
본 실시예에서 연결 배선(TWL)은 제1 영역(DP-A1)과 제2 영역(DP-A2)에 중첩하고 제3 절연층(30) 상에 배치된다. 제4 절연층(40)은 연결 배선(TWL)을 커버할 수 있다. 연결 배선(TWL)은 제2 영역(DP-A3, 도 6a 참조)에 비-중첩한다.
연결 배선(TWL)은 제2 반도체 패턴(SP2)과 동일한 절연층 상에 배치되고, 연결 배선(TWL)은 제2 반도체 패턴(SP2)과 동일한 원시 산화물 반도체층으로부터 형성될 수 있다. 원시 산화물 반도체층이 에칭 공정을 통해 복수 개의 패턴으로 분할되는데, 이러한 복수 개의 패턴은 제2 반도체 패턴(SP2)과 연결 배선(TWL)을 포함한다.
다만, 제2 반도체 패턴(SP2)과 연결 배선(TWL)은 후속 공정이 완전히 동일한 것은 아니기 때문에 서로 다른 전기적 성질을 갖는다. 연결 배선(TWL)은 제2 반도체 패턴(SP2)의 소스 영역(SE2) 및 드레인 영역(DE2)에 대응하는 전도성을 가질 수 있다. 이하, 연결 배선(TWL)과 제2 반도체 패턴(SP2)의 소스 영역(SE2)을 중심으로 설명한다.
연결 배선(TWL)과 제2 반도체 패턴(SP2)의 소스 영역(SE2)은 제2 반도체 패턴(SP2)의 액티브 영역(AC2) 대비 큰 전도성을 가질 수 있다. 연결 배선(TWL)과 제2 반도체 패턴(SP2)의 소스 영역(SE2)은 제2 반도체 패턴(SP2)의 액티브 영역(AC2) 대비 불소 원소의 함량이 높을 수 있다. 절연 패턴의 제4 절연층(40)을 형성하는 과정에서 CF4 및/또는 SF6와 같은 불화가스가 에칭 가스로 이용되는데, 투명 도전성 산화물(transparent conductive oxide, TCO)의 산소를 불소가 치환하였기 때문이다. 불화가스를 이용한 드라이 에칭 공정은 투명 도전성 산화물(transparent conductive oxide, TCO)를 불소로 도핑한 것과 유사한 결과를 갖는다.
환원된 투명 도전성 산화물(transparent conductive oxide, TCO)의 전도성은 증가된다. 제2 반도체 패턴(SP2)의 액티브 영역(AC2)은 게이트(GT2)가 불화가스를 마스킹하기 때문에 상대적으로 불소 원소의 함량이 낮다.
연결 배선(TWL)은 제2 반도체 패턴(SP2)의 소스 영역(SE2)보다 큰 전도성을 가질 수 있다. 도핑공정을 통해 연결 배선(TWL)과 제2 반도체 패턴(SP2)의 소스 영역(SE2)의 도핑농도를 조절할 수 있다. 연결 배선(TWL)은 제2 반도체 패턴(SP2)의 소스 영역(SE2) 대비 도판트로 이용되는 알루미늄(Al), 비소(As), 붕소(B), 또는 규소(Si)를 더 포함할 수 있다. 연결 배선(TWL)은 제2 반도체 패턴(SP2)의 소스 영역(SE2)보다 상기 도판트의 함량이 더 높을 수 있다. 제2 반도체 패턴(SP2)과 연결 배선(TWL)을 형성하는 상세한 공정은 후술한다.
화소 정의 패턴(PDP)은 제1 영역(DP-A1)에 중첩하도록 제8 절연층(80) 위에 배치될 수 있다. 화소 정의 패턴(PDP)은 화소 정의막(PDL)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의 패턴(PDP)은 제1 발광소자(LD1)의 제1 전극(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의 패턴(PDP)은 제1 발광소자(LD1)의 제1 전극(AE1)의 가장자리를 커버할 수 있고, 화소 정의막(PDL)처럼 아크의 발생을 억제할 수 있다. 제1 영역(DP-A1)에서 제1 발광소자(LD1)의 제1 전극(AE1) 및 화소 정의 패턴(PDP)이 배치된 부분과 중첩하는 영역은 소자 영역(EA)으로 정의되고, 나머지 영역은 투과 영역(TA)으로 정의될 수 있다.
분할층(310)에는 제1 개구(310-OP1)가 정의될 수 있다. 제1 개구(310-OP1)는 제2 발광소자(LD3)의 제1 전극(AE2)과 중첩할 수 있다. 제1 컬러 필터(321)는 제1 영역(DP-A1)과 중첩하고, 제2 컬러 필터(322)는 제2 영역(DP-A2)과 중첩할 수 있다. 제1 컬러 필터(321) 및 제2 컬러 필터(322) 각각은 제1 전극들(AE1, AE2) 중 대응하는 전극과 중첩할 수 있다.
분할층(310)은 제1 영역(DP-A1)에 중첩하지 않기 때문에, 제1 컬러 필터(321)는 분할층(310)과 이격될 수 있다. 즉, 제1 컬러 필터(321)는 분할층(310)과 접촉하지 않을 수 있다. 제2 컬러 필터(322)는 제1 개구(310-OP1)를 커버할 수 있다. 평탄화층(330)은 분할층(310), 제1 컬러 필터(321), 및 제2 컬러 필터(322)를 커버할 수 있다.
도 8a 및 도 8b는 도 5a의 일부분을 확대한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 대응하는 단면도이다. 도 8을 참조하여 기술한 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 대한 설명과 공통되는 설명은 생략한다.
도 8a 및 도 8b는 도 9a에 도시된 제5 절연층(50)에 형성된 개구(50-OP)를 평면상에서 도시하였다. 개구(50-OP)는 제1 영역(DP-A1)에 중첩할 수 있다. 개구(50-OP)을 중심으로 배치된 제1 화소 회로(PC1)의 실리콘 트랜지스터(S-TFT), 제1 발광소자(LD1), 및 연결 배선(TWL)을 간략히 도시하였다.
도 8a에 도시된 것과 같이, 연결 배선(TWL)은 제1 영역(DP-A1) 및 제2 영역(DP-A2)에 중첩하고, 일체의 형상을 가질 수 있다. 도 8b에 도시된 것과 같이, 연결 배선(TWL)은 제1 영역(DP-A1)에 중첩하는 제1 부분(TWL1) 및 제2 영역(DP-A2)에 중첩하는 제2 부분(TWL2)을 포함할 수 있다. 제1 부분(TWL1)과 제2 부분(TWL2)은 서로 다른 층 상에 배치될 수 있다.
도 9에 도시된 것과 같이, 개구(50-OP)에 의해 연결 배선(TWL)의 일부는 제5 절연층(50)으로부터 노출될 수 있다. CF4 및/또는 SF6와 같은 불화가스가 개구(50-OP)를 형성하는 에칭 가스로 이용되는데, 그 과정에서 연결 배선(TWL)의 도전성이 증가될 수 있다. 개구(50-OP)에 의해 노출된 연결 배선(TWL)의 일부는 개구(50-OP)를 채우는 제6 절연층(60)에 의해 커버될 수 있다.
제2 반도체 패턴(SP2)의 소스 영역(SE2)은 연결 배선(TWL)과 다르게 개구(50-OP)를 형성하는 에칭 과정에서 에칭 가스에 노출되지 않는다. 따라서, 에칭 가스에 노출된 연결 배선(TWL)은 제2 반도체 패턴(SP2)의 소스 영역(SE2)보다 더 큰 전도성을 가질 수 있다. 연결 배선(TWL)은 제2 반도체 패턴(SP2)의 액티브 영역(AC2) 대비 불소 원소의 함량이 높을 수 있다.
도 10a 내지 도 10h는 본 발명의 일 실시예에 따른 표시장치(DD)의 제조방법을 도시한 단면도이다.
도 10a 내지 도 10h는 도 9에 도시된 단면을 기준으로 도시하였다. 도 10a 내지 도 10h에 제2 발광소자(LD2)와 제2 화소 회로(PC2)는 미-도시되었으나, 후술하는 제1 발광소자(LD1) 및 제2 화소 회로(PC2)과 동일한 공정을 통해 형성될 수 있다. 별도로 도시하지 않았으나, 도 6a에 도시된 제3 영역(DP-A3)도 후술하는 제1 영역(DP-A1) 및 제2 영역(DP-A2)과 동일한 공정을 통해 형성될 수 있다.
도 10a에 도시된 것과 같이, 제2 영역(DP-A2)에 중첩하는 제1 배면 금속층(BMLa) 및 실리콘 트랜지스터(S-TFT)를 형성할 수 있다. 베이스층(110) 위에 코팅, 증착 등의 방식으로 절연층, 반도체층, 또는 도전층을 형성하고, 이후, 포토리소그래피 공정 및 에칭 공정을 통해 절연층, 반도체층, 및 도전층을 선택적으로 패터닝될 수 있다. 별도로 도시하지 않았으나, 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)의 실리콘 트랜지스터(S-TFT) 역시 제1 화소 회로(PC1)의 실리콘 트랜지스터(S-TFT)와 단일 공정으로 형성될 수 있다.
도 10a에 도시된 것과 같이, 제3 절연층(30) 상에 산화물 반도체층(SP2, TWL)을 형성한다. 원시 산화물 반도체층을 형성한 후 패터닝하여 제2 영역(DP-A2)에 중첩하는 산화물 반도체 패턴(SP2) 및 적어도 제1 영역(DP-A1)에 중첩하는 연결 배선(TWL)을 형성한다. 제1 영역(DP-A1)과 제2 영역(DP-A2)에 중첩하는 연결 배선(TWL)을 예시적으로 도시하였다.
별도로 도시하지 않았으나, 제2 화소 회로(PC2)의 산화물 반도체 패턴과 제3 화소 회로(PC3)의 산화물 반도체 패턴은 상술한 산화물 반도체층(SP2, TWL)과 단일 공정으로 형성될 수 있다. 즉, 원시 산화물 반도체층을 패터닝하여 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)의 산화물 반도체 패턴을 형성할 수 있다.
도 10b에 도시된 것과 같이, 제3 절연층(30) 상에 산화물 반도체 패턴(SP2) 및 연결 배선(TWL)을 커버하는 예비 절연층(40-P)을 형성한다. 무기물 증착을 통해서 예비 절연층(40-P)을 형성할 수 있다.
이후, 예비 절연층(40-P) 상에 산화물 반도체 패턴(SP2)의 일부 영역에 중첩하는 산화물 트랜지스터(O-TFT, 도 9 참조)의 게이트(GT2)를 형성한다. 예비 도전층을 형성한 후 패터닝하여 게이트(GT2)를 형성한다. 별도로 도시하지 않았으나, 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)의 게이트(GT2) 역시 제1 화소 회로(PC1)의 게이트(GT2)와 단일 공정으로 형성될 수 있다.
도 10c에 도시된 것과 같이, 절연 패턴(40)을 형성한다. 도 10b의 예비 절연층(40-P)을 드라이 에칭하여 절연 패턴(40)을 형성할 수 있다. 에칭 가스는 CF4 및/또는 SF6와 같은 불화가스를 포함할 수 있다. 드라이 에칭 공정에서 투명 도전성 산화물(transparent conductive oxide, TCO)에 산소 공핍(Oxygen Vacacncy)이 발생하고, 이를 불소가 대체한다. 이렇게 환원된 투명 도전성 산화물(transparent conductive oxide, TCO)은 금속화되고 전도성이 향상된다.
도 10c에는 제2 반도체 패턴(SP2)의 액티브 영역(AC2)과 구분되도록 제2 반도체 패턴(SP2)의 소스 영역(SE2)과 드레인 영역(DE2)이 도시되었다. 게이트(GT2)에 의해 불화가스가 차단된 제2 반도체 패턴(SP2)의 액티브 영역(AC2)는 상대적으로 낮은 전도성을 갖고 채널의 성질을 갖는다. 반도체 패턴(SP2)의 소스 영역(SE2)과 연결 배선(TWL)은 동일한 드라이 에칭 공정을 거쳤기 때문에 반도체 패턴(SP2)의 소스 영역(SE2)과 연결 배선(TWL)은 현 단계에서 실질적으로 동일한 전도성을 가질 수 있다.
본 발명의 일 실시예에서 예비 절연층(40-P)의 드라이 에칭 공정은 생략될 수 있다. 그에 따라 형성된 표시장치(DD)는 도 6b에 도시되었다.
도 10d에 도시된 것과 같이, 제3 절연층(30) 상에 연결 배선(TWL)과 게이트(GT2)를 커버하는 제5 절연층(50)을 형성한다. 무기물 증착을 통해서 제5 절연층(50)을 형성할 수 있다.
이후, 도핑공정을 진행한다. 연결 배선(TWL)과 제2 반도체 패턴(SP2)의 소스 영역(SE2)과 드레인 영역(DE2)을 도핑한다. N형 도판트 또는 P형 도판트가 산화물 트랜지스터(O-TFT)의 성질에 부합하게 이용될 수 있다. 연결 배선(TWL), 소스 영역(SE2), 및 드레인 영역(DE2)은 동일한 도판트로 도핑될 수 있다. 알루미늄(Al), 비소(As), 붕소(B), 또는 규소(Si)이 도판트로 이용될 수 있으나, 도판트의 종류는 제한되지 않는다.
도핑 공정을 통해 연결 배선(TWL)의 도전성을 더 높일 수 있다. 동일한 이유에서 제2 반도체 패턴(SP2)의 소스 영역(SE2)과 드레인 영역(DE2)의 도전성을 더 높일 수 있다. 본 발명의 일 실시예에서 추가적인 마스크를 이용하여 연결 배선(TWL)만 도핑시킬 수 도 있다. 본 발명의 일 실시예에서 본 도핑 공정은 생략될 수도 있다.
다음, 도 10e에 도시된 것과 같이, 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀(CH)을 형성한다. 컨택홀(CH)은 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)을 노출시킬 수 있다.
이후, 제5 절연층(50) 상에 도전패턴을 형성한다. 도전패턴은 제1 연결 전극(CNE1')을 포함할 수 있다.
다음, 도 10f에 도시된 것과 같이, 연결 배선(TWL)의 적어도 일부가 노출되도록 제5 절연층(50)에 개구(50-OP)를 형성한다. 제4 절연층(40)을 형성하는 공정에서 설명한 드라이 에칭공정을 진행할 수 있다. 연결 배선(TWL)의 일부분은 불화가스에 의해 추가적으로 환원될 수 있다. 본 공정에 의해 연결 배선(TWL)의 전도성은 증가될 수 있다. 연결 배선(TWL)의 일부분은 제2 반도체 패턴(SP2)의 소스 영역(SE2)보다 큰 전도성을 가질 수 있다.
본 발명의 일 실시예에서 제5 절연층(50)에는 개구(50-OP)가 형성되지 않을 수도 있다. 도 10f의 드라이 에칭 공정이 생략된 제조공정에 의해 형성된 표시장치(DD)가 도 7에 도시되었다.
이후, 도 10g에 도시된 것과 같이, 제5 절연층(50) 상에 제6 절연층(60)을 형성한다. 제6 절연층(60)은 개구(50-OP)를 채운다. 제6 절연층(60)은 유기물질을 포함할 수 있고, 코팅, 증착, 프린팅 공정 등에 의해 형성될 수 있다.
다음, 컨택홀 형성공정, 도전패턴 형성공정, 절연층 형성공정이 진행될 수 있다. 그에 따라 도 10h에 도시된 연결 전극들(CNE2', CPN) 및 데이터 라인(DL)이 형성될 수 있다. 몇몇 추가공정을 진행하여 도 10h에 도시된 회로층(120)을 완성할 수 있다. 다음으로, 제8 절연층(80) 상에 제1 발광소자(LD1)를 형성할 수 있다. 발광소자층(130), 봉지층(140), 센서층(200), 및 반사 방지층(300)의 형성공정 각각은 공지된 절연층 형성 및 패터닝 공정, 도전층 형성 및 패터닝 공정, 및 컨택홀 형성 공정을 포함할 수 있는 바, 이하 상세한 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
표시패널 DP
제1 영역, 제2 영역, 제3 영역 DP-A1, DP-A2, DP-A3
베이스층 110
제1 화소, 제2 화소, 제3 화소 PX1, PX2, PX3
절연층(제1 절연층, 제2 절연층) 40, 50
제1 발광소자, 제2 발광소자, 제3 발광소자 LD1, LD2, LD3
드레인 영역, 액티브 영역, 소스 영역 DE, AC, SE
제1 트랜지스터, 제2 트랜지스터 S-TFT, O-TFT
연결 배선 TWL
제2 절연층의 개구 50-OP
제3 절연층 60
절연 패턴 40
연결 전극 CNE1’
제1 발광소자의 제1 전극 AE1
제2 발광소자의 제1 전극 AE2

Claims (24)

  1. 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 베이스층, 상기 베이스층 상에 배치된 절연층, 및 상기 베이스층 상에 배치된 제1 화소 및 제2 화소를 포함하는 표시패널을 포함하고,
    상기 제1 화소는, 상기 제1 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결된 제1 화소 회로를 포함하고,
    상기 제2 화소는, 상기 제2 영역에 배치된 제2 발광소자 및 상기 제2 발광소자에 전기적으로 연결되며 상기 제2 영역에 배치된 제2 화소 회로를 포함하고,
    상기 제1 화소 회로는,
    드레인 영역, 액티브 영역, 소스 영역을 포함하는 산화물 반도체 패턴 및 상기 액티브 영역에 중첩하는 게이트를 포함하고, 상기 제2 영역 또는 상기 주변 영역에 배치된 제1 트랜지스터;
    드레인 영역, 액티브 영역, 소스 영역을 포함하는 실리콘 반도체 패턴 및 상기 액티브 영역에 중첩하는 게이트를 포함하고, 상기 제2 영역 또는 상기 주변 영역에 배치된 제2 트랜지스터; 및
    상기 제1 트랜지스터 또는 상기 제2 트랜지스터와 상기 제1 발광소자를 전기적으로 연결하며, 적어도 상기 제1 영역에 중첩하고, 상기 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함하는 연결 배선을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 표시 영역은 상기 제2 영역에 인접한 제3 영역을 더 포함하고,
    상기 표시패널은 상기 제3 영역에 배치된 제3 화소를 더 포함하고,
    상기 제3 화소는, 상기 제3 영역에 배치된 제3 발광소자 및 상기 제3 발광소자에 전기적으로 연결되며 상기 제3 영역에 배치된 제3 화소 회로를 포함하고,
    기준 면적 내에서 상기 제1 발광소자는 상기 제3 발광소자보다 적게 배치된 표시장치.
  3. 제1 항에 있어서,
    상기 절연층은 제1 절연층 및 제2 절연층을 포함하고,
    상기 산화물 반도체 패턴은 상기 제1 절연층의 상측에 배치되고, 상기 실리콘 반도체 패턴은 상기 제1 절연층의 하측에 배치되고,
    상기 제2 절연층은 상기 산화물 반도체 패턴을 커버하는 표시장치.
  4. 제3 항에 있어서,
    상기 제2 절연층은 상기 연결 배선을 커버하는 표시장치
  5. 제3 항에 있어서,
    상기 제2 절연층은 상기 제1 영역에 대응하는 개구가 정의되고,
    상기 연결 배선의 적어도 일부분은 상기 제2 절연층으로부터 노출된 표시장치.
  6. 제5 항에 있어서,
    상기 절연층은 상기 개구를 채우고, 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 화소 회로는 연결 전극을 더 포함하고,
    상기 연결 전극은 상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 컨택홀을 통해 상기 연결 배선에 연결된 표시장치.
  8. 제1 항에 있어서,
    상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역보다 큰 전도성을 갖는 표시장치.
  9. 제1 항에 있어서,
    상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역 대비 불소 원소의 함량이 높은 표시장치.
  10. 제1 항에 있어서,
    상기 연결 배선은 상기 산화물 반도체 패턴의 상기 드레인 영역 및 상기 소스 영역 대비 알루미늄(Al), 비소(As), 붕소(B), 또는 규소(Si)를 더 포함하는 표시장치.
  11. 제1 항에 있어서,
    상기 절연층은 상기 제1 트랜지스터의 상기 게이트에 중첩하고, 제1 트랜지스터의 상기 게이트와 상기 제1 트랜지스터의 액티브 영역 사이에 배치된 절연 패턴을 포함하고,
    평면 상에서 상기 제1 트랜지스터의 상기 드레인 영역 및 상기 소스 영역은 상기 절연 패턴으로부터 노출된 표시장치.
  12. 제1 항에 있어서,
    상기 연결 배선은 상기 제2 영역에 중첩하는 표시장치.
  13. 제1 항에 있어서,
    상기 제1 화소 회로는 연결 전극을 더 포함하고,
    상기 제1 발광소자는 타원 형상의 제1 전극을 포함하고,
    상기 연결 전극은 상기 연결 배선에 직접 연결되고,
    상기 제1 발광소자의 상기 제1 전극은 상기 연결 전극에 직접 연결된 표시장치.
  14. 제13 항에 있어서,
    상기 제2 발광소자는 곡선의 엣지를 갖는 제1 전극을 포함하고,
    상기 제2 발광소자의 상기 제1 전극은 상기 제1 발광소자의 상기 제1 전극보다 작은 면적을 갖는 표시장치.
  15. 제1 항에 있어서,
    상기 표시패널에 결합된 윈도우를 더 포함하고,
    상기 윈도우는 베이스 필름 및 상기 주변 영역에 중첩하는 베젤 패턴을 포함하는 표시장치.
  16. 광 신호가 통과하는 센싱 영역, 상기 센싱 영역에 인접한 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고, 상기 센싱 영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비-중첩하는 투과 영역을 포함하는 표시장치; 및
    상기 표시장치의 하측에 배치되고, 상기 센싱 영역에 중첩하며, 상기 광 신호를 수신하는 전자모듈을 포함하고,
    상기 표시장치는 제1 화소를 포함하고,
    상기 제1 화소는, 상기 소자 영역에 배치된 제1 발광소자, 및 상기 제1 발광소자에 전기적으로 연결된 제1 화소 회로를 포함하고,
    상기 제1 화소 회로는 산화물 반도체 패턴을 포함하고, 상기 표시 영역 또는 상기 주변 영역에 배치된 트랜지스터를 포함하고,
    상기 트랜지스터와 상기 제1 발광소자를 전기적으로 연결하며, 적어도 상기 표시 영역에 중첩하고, 상기 산화물 반도체 패턴과 동일한 층 상에 배치되고, 투명 도전성 산화물을 포함하는 연결 배선을 포함하는 전자장치.
  17. 제16 항에 있어서,
    상기 표시장치는 제2 화소를 더 포함하고,
    상기 제2 화소는, 상기 표시 영역에 배치된 제2 발광소자 및 상기 제2 발광소자에 전기적으로 연결되며 상기 표시 영역에 배치된 제2 화소 회로를 포함하는 전자장치.
  18. 제16 항에 있어서,
    상기 표시장치는 윈도우를 포함하고,
    상기 윈도우는 베이스 필름 및 상기 주변 영역에 중첩하는 베젤 패턴을 포함하는 전자장치.
  19. 제16 항에 있어서,
    상기 전자모듈은 카메라 모듈을 포함하는 전자장치.
  20. 제1 영역에 배치된 제1 발광소자, 제2 영역에 배치된 제1 실리콘 트랜지스터, 및 상기 제2 영역에 배치된 제1 산화물 트랜지스터를 포함하는 제1 화소 및 상기 제2 영역에 배치된 제2 발광소자, 제2 실리콘 트랜지스터, 및 제2 산화물 트랜지스터를 포함하는 제2 화소를 포함하는 표시장치의 제조방법에 있어서,
    상기 제2 영역에 중첩하는 상기 제1 실리콘 트랜지스터를 형성하는 단계;
    상기 제2 영역에 중첩하는 상기 제1 산화물 트랜지스터의 산화물 반도체 패턴 및 적어도 제1 영역에 중첩하는 산화물 반도체 배선을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 트랜지스터의 상기 산화물 반도체 패턴의 소스 영역 및 드레인 영역에 비-중첩하고, 액티브 영역에 중첩하는 상기 제1 산화물 트랜지스터의 게이트를 형성하는 단계;
    상기 제1 산화물 트랜지스터의 상기 게이트와 상기 산화물 반도체 배선을 커버하는 절연층을 형성하는 단계; 및
    상기 절연층 상에 배치되고, 상기 산화물 반도체 배선과 전기적으로 연결된 상기 제1 발광소자를 형성하는 단계를 포함하는 표시장치의 제조방법.
  21. 제20 항에 있어서,
    도판트를 이용하여 상기 산화물 반도체 배선을 도핑하는 단계를 더 포함하는 표시장치의 제조방법.
  22. 제21 항에 있어서,
    상기 도판트는 알루미늄(Al), 비소(As), 붕소(B), 규소(Si), 또는 인듐(In)을 포함하는 표시장치의 제조방법.
  23. 제20 항에 있어서,
    상기 절연층에 상기 제1 영역에 대응하는 개구가 형성되도록 불화가스를 이용하여 상기 절연층을 드라이 에칭하는 단계를 더 포함하는 표시장치의 제조방법.
  24. 제20 항에 있어서,
    상기 제2 영역에 중첩하는 상기 제2 실리콘 트랜지스터를 형성하는 단계;
    상기 제2 영역에 중첩하는 상기 제2 산화물 트랜지스터를 형성하는 단계; 및
    상기 제2 영역에 중첩하는 상기 제2 발광소자를 형성하는 단계를 더 포함하고,
    상기 제2 산화물 트랜지스터를 형성하는 단계는,
    상기 제2 영역에 중첩하는 상기 제2 산화물 트랜지스터의 산화물 반도체 패턴을 형성하는 단계; 및
    상기 제2 산화물 트랜지스터의 상기 산화물 반도체 패턴의 소스 영역 및 드레인 영역에 비-중첩하고, 액티브 영역에 중첩하는 상기 제2 산화물 트랜지스터의 게이트를 형성하는 단계를 포함하고,
    상기 제2 산화물 트랜지스터의 산화물 반도체 패턴을 형성하는 단계는 상기 산화물 반도체층을 형성하는 단계와 단일 공정으로 수행되고,
    상기 제2 산화물 트랜지스터의 게이트를 형성하는 단계는 상기 제1 산화물 트랜지스터의 게이트를 형성하는 단계와 단일 공정으로 수행되는 표시장치의 제조방법.
KR1020210078318A 2021-06-16 2021-06-16 표시장치, 전자장치 및 표시장치 제조방법 KR20220168639A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020210078318A KR20220168639A (ko) 2021-06-16 2021-06-16 표시장치, 전자장치 및 표시장치 제조방법
US17/825,724 US20220406877A1 (en) 2021-06-16 2022-05-26 Display device, electronic device, and method of manufacturing the display device
EP22825235.9A EP4358148A1 (en) 2021-06-16 2022-06-10 Display device, electronic device, and display device manufacturing method
PCT/KR2022/008215 WO2022265310A1 (ko) 2021-06-16 2022-06-10 표시장치, 전자장치 및 표시장치 제조방법
CN202210671447.6A CN115483256A (zh) 2021-06-16 2022-06-14 显示装置、电子装置和制造显示装置的方法
CN202221484303.1U CN217847961U (zh) 2021-06-16 2022-06-14 显示装置和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210078318A KR20220168639A (ko) 2021-06-16 2021-06-16 표시장치, 전자장치 및 표시장치 제조방법

Publications (1)

Publication Number Publication Date
KR20220168639A true KR20220168639A (ko) 2022-12-26

Family

ID=84023211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210078318A KR20220168639A (ko) 2021-06-16 2021-06-16 표시장치, 전자장치 및 표시장치 제조방법

Country Status (5)

Country Link
US (1) US20220406877A1 (ko)
EP (1) EP4358148A1 (ko)
KR (1) KR20220168639A (ko)
CN (2) CN217847961U (ko)
WO (1) WO2022265310A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200061443A (ko) * 2018-11-23 2020-06-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200072928A (ko) * 2018-12-13 2020-06-23 엘지디스플레이 주식회사 부분 투명 표시장치
KR20200108146A (ko) * 2019-03-06 2020-09-17 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함한 디스플레이 장치
KR20200116576A (ko) * 2019-04-01 2020-10-13 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함한 디스플레이 장치
US20220165814A1 (en) * 2019-04-23 2022-05-26 Apple Inc. Methods and Configurations for Improving the Performance of Sensors under a Display

Also Published As

Publication number Publication date
CN115483256A (zh) 2022-12-16
WO2022265310A1 (ko) 2022-12-22
CN217847961U (zh) 2022-11-18
EP4358148A1 (en) 2024-04-24
US20220406877A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
CN217955863U (zh) 显示装置
KR20230036579A (ko) 표시 장치
CN217641343U (zh) 电子装置
CN217655883U (zh) 显示装置
CN219046627U (zh) 显示装置和电子设备
US20230105728A1 (en) Display module having increased transmittance and electronic device including the display module
KR20220168639A (ko) 표시장치, 전자장치 및 표시장치 제조방법
US20240114734A1 (en) Display device, electronic device including the same
EP4307863A1 (en) Display panel, electronic device including the same, and method of manufacturing display panel
CN218941673U (zh) 显示装置和电子装置
KR20230115370A (ko) 표시패널, 및 이를 포함하는 전자장치
US20240188346A1 (en) Display device and method of manufacturing same
US20230329072A1 (en) Display device and electronic device including the same
KR20220159549A (ko) 표시 패널, 및 이를 포함하는 전자 장치
US20230263011A1 (en) Display panel and electronic device including the same
KR20230008957A (ko) 전자 장치
KR20230085999A (ko) 전자 장치 및 이의 이미지 처리 방법
KR20230023865A (ko) 표시장치 및 이를 포함하는 전자장치
KR20240045400A (ko) 표시 장치
CN118139456A (zh) 显示装置和制造显示装置的方法

Legal Events

Date Code Title Description
A201 Request for examination