KR20230142161A - 유기 발광 표시 장치 - Google Patents

유기 발광 표시 장치 Download PDF

Info

Publication number
KR20230142161A
KR20230142161A KR1020220041051A KR20220041051A KR20230142161A KR 20230142161 A KR20230142161 A KR 20230142161A KR 1020220041051 A KR1020220041051 A KR 1020220041051A KR 20220041051 A KR20220041051 A KR 20220041051A KR 20230142161 A KR20230142161 A KR 20230142161A
Authority
KR
South Korea
Prior art keywords
electrode
storage capacitor
semiconductor pattern
disposed
same material
Prior art date
Application number
KR1020220041051A
Other languages
English (en)
Inventor
이성진
신동채
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020220041051A priority Critical patent/KR20230142161A/ko
Priority to US18/156,202 priority patent/US20230363215A1/en
Priority to CN202310087651.8A priority patent/CN116896933A/zh
Publication of KR20230142161A publication Critical patent/KR20230142161A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Abstract

본 발명은 서브-픽셀의 구동 박막 트랜지스터가 산화물 반도체 패턴으로 구성되면서 에스 펙터 값이 상향된 구조를 구비하고, 비 표시 영역 또는 표시 영역 중 적어도 한 곳에 형성되면서 다결정 반도체 패턴을 포함하는 박막 트랜지스터를 구비하는 하이브리드 형태의 박막 트랜지스터를 구비하는 유기 발광 표시 장치를 제공하면서, 다결정 반도체 패턴 및 산화물 반도체 패턴이 도체화되어 다양한 형태의 스토리지 커패시터를 포함하는 유기 발광 표시 장치를 제공한다.

Description

유기 발광 표시 장치{Organic Light Emitting Diode display apparatus}
본 발명은 유기 발광 표시 장치에 관한 것으로, 특히 복수의 박막 트랜지스터 중 구동 박막 트랜지스터를 포함하여 산화물반도체를 활성층으로 사용하는 유기 발광 표시 장치를 제조함에 있어서, 고해상도의 표시 장치를 구현할 수 있도록 좁은 면적 내에서도 높은 저장용량을 가지는 커패시터 구조를 포함하는 유기 발광 표시 장치에 관한 것이다.
최근, 멀티미디어의 발달과 함께 평판 표시 장치의 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다. 이러한 평판 표시 장치 중에서 유기 발광 표시 장치는 고속의 응답속도를 가지며, 휘도가 높고 시야각에 좋다는 점에서 현재 많이 사용되고 있다.
이러한 유기 발광 표시 장치에는 복수의 화소가 매트릭스 형상으로 배치되며, 각각의 화소에는 유기 발광 층으로 대표되는 발광 소자 부분과 박막 트랜지스터(Thin Film Transistor)로 대표되는 화소 회로 부분이 구비된다. 화소 회로 부분은 구동 전류를 공급하여 유기 발광 소자를 작동하는 구동 박막 트랜지스터(driving TFT)와 구동 박막 트랜지스터에 게이트 신호를 공급하는 스위칭 박막 트랜지스터(switching TFT) 등과 같은 복수의 박막 트랜지스터를 포함한다. 또한, 각 서브-픽셀은 일정 시간 데이터 신호를 유지하는 커패시터를 구비하는데, 표시 장치가 고해상도화됨에 따라 서브-픽셀 내에 커패시터가 설치되는 공간이 좁아지는 추세에 있다. 서브-픽셀은 한 프레임 동안 데이터 신호를 유지해주는 일정 용량 이상의 커패시터가 필요한데, 공간이 작아지면 커패시터의 용량도 작아지는 문제가 있다.
본 발명은 고해상도를 구현하면서도 서브-픽셀 내에 일정용량 이상의 커패시턴스 값을 제공하는 커패시터 구조를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 유기 발광 표시 장치는 표시 영역과 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판; 기판상에 형성되는 하부 버퍼층; 표시 영역 및 비 표시 영역 중 적어도 어느 한 영역에 배치되며 하부 버퍼층 상에 형성되는 제1 반도체 패턴, 제1 게이트 전극, 제1소스 전극 및 제1드레인 전극을 포함하는 제1 박막 트랜지스터; 제1 반도체 패턴 상에 배치되는 상부 버퍼층; 표시 영역의 상부 버퍼층 상에 배치되며 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 하부 버퍼층과 제2 반도체 패턴 사이에 배치되며 제2 반도체 패턴과 중첩하는 제1 차광 패턴; 및 서로 중첩하는 적어도 두 개의 전극을 포함하는 스토리지 커패시터를 포함하되, 상기 적어도 두 개의 전극은 제1 반도체 패턴과 동일 물질이 도체화되거나 또는 제2 반도체 패턴이 도체화되어 형성되는 도전 패턴 중 적어도 하나를 전극으로 포함할 수 있다.
제2 반도체 패턴은 산화물 반도체 물질로 구성되며, 제2 박막 트랜지스터는 구동 박막 트랜지스터일 수 있다.
제1 차광 패턴은 상부 버퍼층 내부에 위치하고 제2 소스 전극과 전기적으로 연결될 수 있다.
스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 반도체 패턴과 제2 게이트 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극을 포함할 수 있다.
상기 스토리지 커패시터의 제2 전극은 제1 차광 패턴과 동일층상에 배치되는 도전 층 또는 제1 게이트 전극과 제1 차광 패턴 사이에 배치는 도전 층 중에서 선택되는 도전 층일 수 있다.
제1 반도체 패턴은 다결정 반도체 물질로 구성될 수 있다.
또한, 스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 반도체 패턴과 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극과, 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극을 포함하되, 스토리지 커패시터의 제1 전극 및 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 반도체 패턴과 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극과, 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극, 제2 게이트 전극과 동일층상에서 동일 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되, 스토리지 커패시터의 제1 전극 및 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제2 전극 및 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극을 포함할 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질로 구성된 스토리지 커패시터의 제1 전극과, 제1 차광 패턴과 제1 반도체 패턴 사이에 배치되는 금속 층으로 구성되는 스토리지 커패시터의 제2 전극을 포함할 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극을 포함할 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과, 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극을 포함하되, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과, 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극과, 제2 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제2 전극과 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과, 제1 게이트 전극과 상기 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극과, 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제2 전극과 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제2 반도체 패턴과 동일 물질로 구성되는 스토리지 커패시터의 제2 전극과, 스토리지 커패시터의 제1 전극 및 스토리지 커패시터의 제2 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극을 포함할 수 있다.
또한, 스토리지 커패시터의 제3 전극은 제1 차광 패턴과 동일층상에서 동일한 물질로 구성되는 도전 층일 수 있다.
또한, 스토리지 커패시터의 제3 전극은 제1 게이트 전극과 제1 차광 패턴 사이에 배치되는 도전 층으로 구성될 수 있다.
또한, 스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제2 전극과, 제1 차광 패턴과 동일층상에서 동일 물질로 구성되는 스토리지 커패시터의 제3 전극과, 스토리지 커패시터의 제1 전극 및 스토리지 커패시터의 제3 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제4 전극을 포함하고, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제2 전극과 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터는 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제2 전극과, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제2 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극과, 스토리지 커패시터의 제2 전극 상에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제4 전극을 포함하고, 스토리지 커패시터의 제1 전극과 스토리지 커패시터의 제2 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제3 전극과 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결될 수 있다.
또한, 스토리지 커패시터의 제3 전극은 제1 차광 패턴과 동일층상에 배치되는 도전 층 또는 스토리지 커패시터의 제1 전극과 제1 차광 패턴 사이에 배치되는 도전 층 중에서 선택되고, 스토리지 커패시터의 제4 전극은 제2 게이트 전극과 동일층상에서 동일 물질로 구성될 수 있다.
본 발명의 유기 발광 표시 장치는 좁은 면적 내에 충분한 커패시턴스를 확보하고 반도체 패턴을 도체화하여 스토리지 커패시터의 전극으로 사용함으로써 스토리지 커패시터의 전극 구성을 다양화할 수 있다. 또한, 서로 병렬 연결되는 커패시터 전극을 배치함으로써 표시 장치가 고해상도를 구현하더라도 단위 면적 내에 충분한 커패시턴스를 확보할 수 있는 화소 회로를 구현할 수 있다. 또한, 반도체 패턴을 도체화하여 커패시터의 전극으로 사용함으로써 마스크 사용을 줄이면서 스토리지 커패시터의 용량을 증대할 수 있다.
또한, 서로 다른 반도체 패턴을 사용함에 따라 다수의 무기 절연층 및 금속 층의 적층 구조를 가지게 되는 화소의 적층 구조에서 마스크 공정을 줄이면서 높은 커패시턴스를 가지는 커패시터를 구현할 수 있다.
도 1은 본 발명에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 본 발명에 따른 유기 발광 표시 장치의 서브-픽셀의 개략적인 블록도이다.
도 3은 본 발명에 따른 유기 발광 표시 장치의 서브-픽셀의 회로도이다.
도 4a 내지 도 6e는 본 발명의 일 실시 예 들로서, 비 표시 영역의 게이트 구동회로부에 배치되는 하나의 박막 트랜지스터와 표시 영역에 배치되는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 표시하면서 적용 가능한 스토리지 커패시터의 일 예들을 포함하는 절단면도이다.
도 7a 및 7b는 본 발명의 구동 박막 트랜지스터 내부에 발생하는 기생 커패시터 간의 관계를 나타내는 단면도 및 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명에 따른 유기 발광 표시 장치(100)의 개략적인 블록도이고 도 2는 도 1에 도시된 서브-픽셀(SP)의 개략적인 블록도이다.
도 1에 도시된 바와 같이, 유기 발광 표시 장치(100)는 영상처리부(110), 열화보상부(150), 메모리(160), 타이밍 제어부(120), 데이터 구동부(140), 전원공급부(180) 및 게이트 구동부(130)가 표시 패널(PAN) 내에 형성되어 있는 표시 패널(PAN)을 포함하여 구성된다.
영상처리부(110)는 외부로부터 공급된 영상데이터와 더불어 각종 장치를 구동하기 위한 구동신호를 출력한다. 예를 들어, 영상처리부(110)로부터 출력되는 구동신호로는 데이터 인에이블 신호, 수직동기신호, 수평동기신호 및 클럭 신호 등을 포함할 수 있다.
열화보상부(150)는 데이터 구동부(140)로부터 공급되는 센싱전압(Vsen)에 기초하여 표시 패널의 서브-픽셀(SP)의 열화보상 게인(gain) 값을 산출하고 이 산출된 열화보상 게인 값에 기초하여 디밍 가중값을 산출한 후 산출된 열화보상 게인 값과 디밍 가중값에 의해 현재 프레임의 각 서브-픽셀(SP)의 입력 영상데이터(Idata)를 변조한 후, 변조된 영상데이터(Mdata)를 타이밍 제어부(120)에 공급한다.
상기 타이밍 제어부(120)는 열화보상부(150)에서 변조된 영상데이터와 더불어 구동신호 등을 공급받는다. 타이밍 제어부(120)는 영상처리부(110)로부터 입력되는 구동신호에 기초하여 게이트 구동부(130)의 동작타이밍을 제어하기 위한 게이트타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작타이밍을 제어하기 위한 데이터타이밍 제어신호(DDC)를 생성하여 출력한다.
또한, 상기 타이밍 제어부(120)는 게이트 구동부(130) 및 데이터 구동부(140)의 동작타이밍을 제어하여 각 서브-픽셀(SP)로부터 적어도 하나의 센싱전압(Vsen)을 획득하여 상기 열화보상부(150)로 공급되도록 한다.
상기 게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트타이밍 제어신호(GDC)에 응답하여 스캔신호를 표시 패널(PAN)로 출력한다. 상기 게이트 구동부(130)는 복수의 게이트 라인(GL1~GLm)을 통해 스캔신호를 출력한다. 이때, 게이트 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있지만, 이에 한정되는 것은 아니다. 특히, 게이트 구동부(130)는 유기 발광 표시 장치(100) 내부의 기판상에 직접 박막트랜지터를 적층하여 형성하는 GIP(Gate In Panel)구조로 구성될 수 있다. 상기 GIP는 시프트레지스터와 레벨시프터 등과 같은 다수의 회로를 포함할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 입력된 데이터타이밍 제어신호(DDC)에 응답하여 데이터전압을 표시 패널(PAN)로 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급되는 디지털형태의 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마전압에 기초한 아날로그형태의 데이터전압으로 변환한다. 데이터 구동부(140)는 복수의 데이터 라인(DL1~DLn)을 통해 데이터전압을 출력한다.
또한, 데이터구동부(140)는 센싱전압 리드아웃라인을 통해 표시 패널(PAN)로부터 입력되는 센싱전압(Vsen)을 열화보상부(150)에 공급한다.
이때, 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 표시 패널(PAN)상면에 실장될 수 있고 표시 패널(PAN)에 직접 각종 패턴과 층이 적층되어 형성될 수 있으나 이에 한정되는 것은 아니다.
전원공급부(180)는 고전위구동전압(EVDD)과 저전위구동전압(EVSS) 등을 출력하여 표시 패널(PAN)에 공급한다. 고전위구동전압(VDD) 및 저전위구동전압(EVSS)은 전원라인을 통해 표시 패널(PAN)에 공급된다. 이때, 전원공급부(180)로부터 출력된 전압은 데이터 구동부(140)나 상기 게이트 구동부(130)로 출력되어 이들의 구동에 사용될 수도 있다.
표시 패널(PAN)은 데이터 구동부(140) 및 게이트 구동부(130)로부터 공급된 데이터전압 및 스캔신호, 전원공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다.
표시 패널(PAN)은 복수의 서브-픽셀(SP)로 구성되어 실제 영상이 표시된다. 서브-픽셀(SP)는 적색(Red) 서브-픽셀, 녹색(Green) 서브-픽셀 및 청색(Blue) 서브-픽셀를 포함하거나 백색(W) 서브-픽셀, 적색(R) 서브-픽셀, 녹색(G) 서브-픽셀 및 청색(B) 서브-픽셀를 포함한다. 이때, 상기 W, R, G, B 서브-픽셀(SP)는 모두 동일한 면적으로 형성될 수 있지만, 서로 다른 면적으로 형성될 수도 있다.
메모리(160)에는 열화보상 게인에 대한 룩업 테이블(Look Up Table)이 저장되어 있을 뿐만 아니라 서브-픽셀(SP)의 유기 발광 소자의 열화보상시점이 저장된다. 이때, 유기 발광 소자의 열화보상 시점은 유기 전계 발광 표시 패널의 구동횟수 또는 구동시간일 수 있다.
도 2에 도시된 바와 같이, 하나의 서브-픽셀(SP)는 게이트 라인(GL1), 데이터 라인(DL1), 센싱전압 리드아웃 라인(SRL1), 전원라인(PL1)과 연결될 수 있다. 서브-픽셀(SP)는 회로의 구성에 따라 트랜지스터와 커패시터의 개수는 물론 구동 방법이 결정된다.
도 3은 본 발명에 따른 유기 발광 표시 장치(100)의 서브-픽셀(SP)를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 유기 발광 표시 장치(100)는 서로 교차하여 서브-픽셀(SP)를 정의하는 게이트 라인(GL), 데이터 라인(DL) 파워라인(PL), 센싱라인(SL)을 포함하며, 서브-픽셀(SP)에는 구동TFT(DT), 유기 발광 소자(D), 스토리지 커패시터(Cst), 제1스위치TFT(ST), 제2스위치 TFT(ST2)를 포함한다.
유기 발광 소자(D)는 제2노드(N2)에 접속된 애노드 전극과, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 유기 발광 층을 포함한다.
구동TFT(DT)는 게이트-소스간 전압(Vgs)에 따라 유기 발광 소자(D)에 흐르는 전류(Id)를 제어한다. 구동TFT(DT)는 제1노드(N1)에 접속된 게이트 전극, 파워라인(PL)에 접속되어 고전위구동전압(EVDD)이 제공되는 드레인 전극 및 제2노드(N2)에 접속된 소스 전극을 구비한다.
상기 스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 접속된다.
제1스위치 TFT(ST1)는 표시 패널(PAN)의 구동시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터전압(Vdata)을 제1노드(N1)에 인가하여 구동TFT(DT)를 턴 온시킨다. 이때, 제1스위치TFT(ST1)는 게이트 라인(GL))에 접속되어 주사신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터전압(Vdata)이 입력되는 드레인 전극 및 제1노드(N1)에 접속된 소스 전극을 구비한다.
제2스위치TFT(ST2)는 센싱신호(SEN)에 응답하여 제2노드(N2)와 센싱전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스전압을 센싱전압 리드아웃라인(SRL)의 센싱커패시터(Cx)에 저장한다. 제2스위치TFT(ST2)는 표시 패널(PAN)의 구동시 센싱신호(SEN)에 응답하여 제2노드(N2)와 센싱전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 구동TFT(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 이때, 제2스위치TFT(ST2)의 게이트 전극은 센싱라인(SL)에 접속되고 드레인 전극은 제2노드(N2)에 접속되며, 소스 전극은 센싱전압 리드아웃라인(SRL)에 접속된다.
한편, 도면에서는 3개의 박막 트랜지스터와 1개의 스토리지 캐패시터를 포함하는 3T1C 구조의 유기 발광 표시 장치를 예시하여 설명했지만, 본 발명의 유기 발광 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C와 같은 다양한 구조에 적용될 수 있을 것이다.
이렇듯, GIP 구조에 배치되는 박막 트랜지스터와 서브-픽셀에 배치되는 박막 트랜지스터는 각각 그 역할이 다르고 그에 따라 서로 다른 동작 특성을 가지는 것이 필요하다. 즉, GIP 회로부에서는 고속의 동작 특성이 필요하고 서브-픽셀 내에서는 그 역할에 따라 저속 구동에서도 풍부한 계조 표현이 필요한 구동 박막 트랜지스터가 요구되기도 하고, 빠른 동작 특성 및 오프 상태에서 누설 전류를 효과적으로 차단하는 스위칭 소자가 필요하기도 하다.
이에 본 발명에 따른 유기 발광 표시 장치는 각 역할에 최적화된 박막 트랜지스터를 제공하고자 한다.
도 4a는 비 표시 영역(NA) 특히, GIP 영역에 배치되는 박막 트랜지스터의 대표로서 하나의 제1 박막 트랜지스터(GT)와, 표시 영역(AA) 중 서브-픽셀 내에 배치되며 유기 발광 소자를 구동하는 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST) 및 스토리지 커패시터(Cst)를 도시한 단면도이다.
도 4a에 도시된 바와 같이, 기판(410) 상의 서브-픽셀 내에는 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST)가 배치된다. 이때, 도 4a는 구동 박막 트랜지스터(DT)와 하나의 스위칭 박막 트랜지스터(ST)만을 개시하지만, 이는 설명의 편의를 위한 것일 뿐, 실제 기판(410)에는 다수의 스위칭 박막 트랜지스터가 배치될 수 있다.
또한, 기판(410)의 비 표시 영역(NA)에는 게이트 구동회로부를 구성하는 다수의 제1 박막 트랜지스터(GT)가 배치될 수 있다.
도 4a를 참조하는 본 발명의 일 실시 예에서는 제1 박막 트랜지스터(GT)가 비 표시 영역(NA)에 형성되는 것을 일 예로서 설명하지만, 제1 박막 트랜지스터(GT)는 표시 영역(AA) 또는 비 표시 영역(NA) 중 적어도 한 곳에 형성될 수 있다.
제1 박막 트랜지스터(GT)는 기판(410)상에 형성되는 하부 버퍼층(411) 상에 배치되는 제1 다결정 반도체 패턴(414)과, 제1 다결정 반도체 패턴(414)을 절연하는 제1 게이트 절연층(442)과, 제1 게이트 절연층(442) 상에 배치되며 제1 다결정 반도체 패턴(414)과 중첩하는 제1 게이트 전극(416)과, 제1 게이트 전극(416) 상에 형성되는 복수의 절연층과 상기 복수의 절연층 상에 배치되는 제1소스 전극(417S) 및 제1드레인 전극(417D)을 포함한다.
기판(410)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multi-layer)로 구성될 수 있다. 예를 들어, 기판(410)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층되어 형성될 수 있다.
기판(410)상에 하부 버퍼층(411)이 형성된다. 하부 버퍼층(411)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화 실리콘(SiO2)막 등을 다층으로 적층하여 구성할 수 있다.
상기 하부 버퍼층(411) 상에 제1 다결정 반도체 패턴(414)이 형성되어 있다. 제1 다결정 반도체 패턴(414)은 다결정질의 반도체로 구성되는 것으로 전하가 이동하는 제1채널 영역(414a)과, 제1채널 영역(414a)을 사이에 두고 제1채널 영역(414a)에 인접한 제1소스 영역(414b) 및 제1드레인 영역(414c)을 포함한다. 제1소스 영역(414b) 및 제1드레인 영역(414c)은 진성의 다결정 반도체 패턴 내에 인(P)이나 붕소(B)와 같은 불순물 이온을 도핑하여 도체화된 영역이다.
제1 다결정 반도체 패턴(414)은 제1채널 영역(414a)과 상기 제1채널 영역(414a)을 사이에 두고 상기 제1채널 영역(414a)과 인접한 제1소스 영역(414b) 및 제1드레인 영역(414c)을 포함한다.
제1 게이트 절연층(442)은 제1 다결정 반도체 패턴(414)이 형성된 기판(410) 전체 면에 산화 실리콘(SiO2)과 같은 무기 절연층을 증착하여 형성한다. 제1 게이트 절연층(442)은 제1 다결정 반도체 패턴(414)을 외부로부터 보호하고 절연한다.
제1 게이트 전극(416)은 금속 물질일 수 있다. 예를 들어 제1 게이트 전극(416)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일 층 또는 다중 층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(416)은 제1채널 영역(414a)과 중첩하도록 제1 게이트 절연층(442) 상에 배치된다.
제1 게이트 전극(416)과 제1소스 전극(417S) 및 제1드레인 전극(417D) 사이에는 복수의 절연층이 개재될 수 있다.
도 4a를 참조하면, 상기 복수의 절연층은 제1 게이트 전극(416)의 상면과 접촉하는 제1 층간 절연층(443)과, 그 위에 순차로 적층되는 제2 층간 절연층(455)과, 상부 버퍼층(445)과, 제2 게이트 절연층(446) 및 제3 층간 절연층(447)일 수 있다.
제1소스 전극(417S)과 제1드레인 전극(417D)은 제3 층간 절연층(447)상에 배치될 수 있다. 제1소스 전극(417S)과 제1드레인 전극(417D)은 제1 게이트 절연층(442), 제1 층간 절연층(443), 제2 층간 절연층(455), 상부 버퍼층(445), 제2 게이트 절연층(446) 및 제3 층간 절연층(447)을 관통하는 제1 컨택 홀(CH1) 및 제2 컨택 홀(CH2)을 통해 각각 제1소스 영역(414b) 및 제1드레인 영역(414c)과 연결된다.
한편, 표시 영역(AA)의 서브-픽셀에는 구동 박막 트랜지스터(DT), 제1 스위칭 박막 트랜지스터(ST) 및 스토리지 커패시터(Cst)가 배치된다.
구동 박막 트랜지스터(DT)는 상부 버퍼층(445) 위에 형성된다.
본 발명의 일 실시 예에서 구동 박막 트랜지스터(DT)는 제1 산화물 반도체 패턴(474)과 제1 산화물 반도체 패턴(474)과 중첩하는 제2 게이트 전극(478)과 제2 소스 전극(479S) 및 제2 드레인 전극(479D)을 포함한다.
산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
종래에는 구동 박막 트랜지스터로 고속 동작에 유리한 다결정 반도체 패턴을 활성층으로 사용하였다. 그러나 다결정 반도체 패턴을 포함하는 구동 박막 트랜지스터는 오프(off) 상태에서 누설 전류가 발생하여 전력이 소비되는 큰 문제점을 안고 있었다. 특히, 오프(off) 상태에서 소비전력이 발생하는 문제는 표시 장치가 문서 화면을 표출하는 정지 영상과 같은 저속의 동작 시 더욱 문제가 된다. 이에 본 발명의 일 실시 예에서 누설 전류 발생을 차단하는데 유리한 산화물 반도체 패턴을 활성층으로 사용하는 구동 박막 트랜지스터를 제안한다.
그러나 산화물 반도체 패턴을 활성층으로 사용하는 박막 트랜지스터의 경우, 산화물반도체의 물질 특성상 단위전압 변동 값에 대한 전류 변동 값이 커 정밀한 전류제어가 필요한 저계조 영역에서 불량을 발생하는 경우가 많다. 따라서 본 발명의 일 실시 예에서는 게이트 전극에 인가되는 전압의 변동 값에 대해 활성층에서 전류의 변동 값이 상대적으로 둔감한 구동 박막 트랜지스터를 제공한다. 즉, 구동 박막 트랜지스터의 에스펙터(s-factor)값을 증가시키는 것이 필요하다.
참고로, 에스펙터(s-factor)는 "부문턱기울기(subthreshold slope)"로 흔히 불리는 것으로, 전류를 10배 상승할 때 필요한 전압을 나타내는 것으로, 게이트 전압에 대한 드레인 전류의 특성을 나타내는 그래프(I-V curve)에 있어서 문턱 전압 이하 영역 그래프의 기울기의 역수 값이다.
에스펙터가 작은 경우, 게이트 전압에 대한 드레인 전류의 특성그래프(I-V)의 기울기가 크다는 것을 의미하므로 작은 전압에 의해서도 박막 트랜지스터가 온(on)되며, 따라서 박막 트랜지스터의 스위칭특성이 좋아진다. 반면에, 단시간에 문턱 전압에 도달하므로, 충분한 계조 표현이 어렵게 된다.
에스펙터가 큰 경우, 게이트 전압에 대한 드레인 전류의 특성그래프(I-V)의 기울기가 작다는 것을 의미하므로 박막 트랜지스터가 온/오프 반응속도가 저하되며, 따라서 박막 트랜지스터의 스위칭특성은 저하되지만 상대적으로 장시간에 걸쳐 문턱 전압에 도달하므로 충분한 계조 표현이 가능해진다.
구동 박막 트랜지스터(DT)은 상부 버퍼층(445) 내부에 배치되면서 제1 산화물 반도체 패턴(474) 중첩하는 제1 차광 패턴(BSM-1)을 더 포함한다.
실질적으로는 제1 차광 패턴(BSM-1)이 상부 버퍼층(445)의 내부에 삽입되는 형태이다. 다만, 공정상의 특징을 반영하여 제1 차광 패턴(BSM-1)이 상부 버퍼층(445) 내부에 배치되는 형태를 좀 더 자세히 설명하면, 제1 차광 패턴(BSM-1)은 제1 층간 절연층(444) 상에 배치되는 제1 서브-상부 버퍼층(445a) 위에 형성될 수 있다. 그리고 상부 제2 서브-상부 버퍼층(445b)이 제1 차광 패턴(BSM-1)을 상부에서 완전히 덮고 제3 서브-상부 버퍼층(445c)이 제2 서브-상부 버퍼층(445b)위에 형성된다.
즉, 상부 버퍼층(445)은 제1 서브-상부 버퍼층(445a), 제2 서브-상부 버퍼층(445b) 및 제3 서브-상부 버퍼층(445c)이 순차로 적층된 구조일 수 있다.
제1 서브-상부 버퍼층(445a)과 제3 서브-상부 버퍼층(445c)은 산화 실리콘(SiO2)막으로 구성될 수 있다.
제1 서브-상부 버퍼층(445a)과 제3 서브-상부 버퍼층(445c)는 수소 입자를 포함하지 않는 산화 실리콘(SiO2)막으로 구성함으로써 수소 입자에 의해 신뢰성이 손상될 수 있는 산화물 반도체 패턴을 활성층으로 사용하는 구동 박막 트랜지스터(DT)의 기반으로서 기여할 수 있다.
반면, 제2 서브-상부 버퍼층(445b)은 수소 입자에 대한 포집 능력이 우수한 질화 실리콘(SiNx)막으로 구성될 수 있다. 제2 서브-상부 버퍼층(445b)은 제1 차광 패턴(BSM-1)을 완전히 밀봉하도록 제1 차광 패턴(BSM-1)의 상면 및 측면을 모두 덮는다. 질화 실리콘(SiNx)막은 산화 실리콘(SiO2)막에 비해 수소 입자에 대한 포집 능력이 우수하다.
즉, 상부 버퍼층(445)의 하부에는 수소 입자를 포함하는 제1 층간 절연층(443)이 위치하는데, 다결정 반도체 패턴을 활성층으로 사용하는 제1 박막 트랜지스터(GT)의 수소화 공정 시 발생하는 수소 입자가 상부 버퍼층(445)을 통과하여 상부 버퍼층(445) 위에 위치하는 산화물 반도체 패턴의 신뢰성을 손상시킬 수 있다. 즉, 수소 입자가 산화물 반도체 패턴에 침투하면 산화물 반도체 패턴을 활성층으로 사용하는 박막 트랜지스터들은 그 형성되는 위치에 따라 서로 다른 문턱 전압을 가지게 되거나 채널의 전도도가 달라지는 문제를 야기할 수 있다. 특히, 구동 박막 트랜지스터(DT)의 경우, 발광소자의 동작에 직접 기여하는 것으로써 신뢰성 확보가 중요하다.
따라서, 본 발명의 실시 예에서는 제1 차광 패턴(BSM-1)을 완전히 덮는 제2 서브-상부 버퍼층(445b)을 형성함으로써 수소 입자에 의한 구동 박막 트랜지스터(DT)의 신뢰성 손상을 방지할 수 있다.
또한, 본 발명의 실시 예에서는 제1 차광 패턴(BSM-1)을 수소 입자에 대한 포집 능력이 우수한 티타늄(Ti) 물질을 포함하는 금속 층으로 구성할 수 있다. 예를 들어, 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 그러나 이에 한정되지 않고 티타늄(Ti)을 포함하는 다른 금속 층도 가능하다.
티타늄(Ti)은 상부 버퍼층(445) 내에 확산하는 수소 입자를 포집하여 수소 입자가 제1 산화물 반도체 패턴(474)에 도달하는 것을 방지한다. 따라서 본 발명의 실시 예에 의한 구동 박막 트랜지스터(DT)는 수소 입자를 포집하는 능력을 가지는 티타늄과 같은 금속 층으로 제1 차광 패턴(BSM-1)을 형성하고 또한 수소 입자에 대한 포집할 수 있는 질화 실리콘(SiNx)막으로 제1 차광 패턴(BSM-1)을 감싸도록 구성하여 수소 입자에 의한 산화물 반도체 패턴의 신뢰성이 손상되는 문제점을 개선한다.
한편, 질화 실리콘(SiNx)을 포함하는 제2 서브-상부 버퍼층(445b)은 제1 서브-상부 버퍼층(445a)처럼 표시 영역 전체 면에 증착되는 것이 아니라, 제1 차광 패턴(BSM-1)만 선택적으로 덮을 수 있도록 제1 서브-상부 버퍼층(445a)의 상면 일부에만 증착될 수도 있다. 제2 서브-상부 버퍼층(445b)은 제1 서브-상부 버퍼층(445a)과 다른 물질 즉, 질화 실리콘(SiNx) 막으로 형성되기 때문에 표시 영역 전체 면에 증착할 경우 막 들뜸이 발생할 수 있는데, 이를 보완하기 위해 제2 서브-상부 버퍼층(445b)은 그 기능상 필요한 제1 차광 패턴(BSM-1)이 형성되는 위치에만 선택적으로 형성하는 것도 가능하다.
제1 차광 패턴(BSM-1)은 하부에서 볼 때, 제1 산화물 반도체 패턴(474)을 완전히 가리도록 제1 산화물 반도체 패턴(474)의 하부에 형성하는 것이 바람직하다.
또한, 활성층인 제1 산화물 반도체 패턴(474)은 전하가 이동하는 제2채널 영역(474a)과, 제2채널 영역(474a)을 사이에 두고 제2 채널 영역(474a)에 인접한 제2 소스 영역(474b) 및 제2 드레인 영역(474c)을 포함한다.
제2채널 영역(474a)은 불순물이 도핑 되지 않은 진성의 산화물반도체로 구성될 수 있다. 또한, 제2 소스 영역(474b) 및 제2 드레인 영역(474c)은 진성의 산화물반도체에 3족 또는 5족의 불순물 이온이 도핑 되어 도체화된 영역일 수 있다.
한편, 구동 박막 트랜지스터(DT)의 제2 소스 전극(479S)은 제1 차광 패턴(BSM-1)과 전기적으로 연결될 수 있다.
위에 설명한 바와 같이, 제1 차광 패턴(BSM-1)을 상부 버퍼층(445)의 내부에 위치하도록 배치하고 제2 소스 전극(479S)을 제1 차광 패턴(BSM-1)과 전기적으로 연결하면 아래와 같은 추가적인 효과를 얻을 수 있다.
이에 대해, 도 7a 및 도 7b를 참조하여 설명한다.
도 7a는 도 4a에서 구동 박막 트랜지스터만 분리하여 도시한 단면도이다. 도 7b는 구동 박막 트랜지스터에 발생하는 기생 커패시터와 인가되는 전압 간의 관계를 도시한 회로도이다.
도 7a를 참조하면, 제1 산화물 반도체 패턴(474)은 제2 소스 영역(474b) 및 제3 드레인 영역(474d)이 불순물로 도핑됨에 따라 제1 산화물 반도체 패턴(474)내부에서 기생 커패시턴스 Cact 가 발생하고, 제2 게이트 전극(478)과 제1 산화물 반도체 패턴(474) 사이에는 기생 커패시턴스 Cgi가 발생하며, 제 2 소스 전극(479S)와 전기적으로 연결되는 제1 차광 패턴(BSM-1)과 제1 산화물 반도체 패턴(474) 간에는 기생 커패시턴스 Cbuf 가 발생한다.
제1 산화물 반도체 패턴(474)과 제1 차광 패턴(BSM-1)은 제2 소스 전극(479S)에 의해 전기적으로 연결되어 있어 기생 커패시턴스 Cact 와 기생 커패시턴스 Cbuf 는 서로 병렬로 연결되고 기생 커패시턴스 Cact와 기생 커패시턴스 Cgi는 직렬로 연결된다. 또한, 제2 게이트 전극(478)에 Vgat의 게이트 전압을 인가하면, 실제 제1 산화물 반도체 패턴(474)에 인가되는 실효 전압 Veff는 아래와 같은 공식이 성립한다.
따라서, 제1 산화물 반도체 패턴(474)의 채널에 인가되는 실효 전압은 기생 커패시턴스 Cbuf와 반비례 관계에 있어 기생 커패시턴스 Cbuf를 조절하여 제1 산화물 반도체 패턴(474)에 인가되는 실효 전압을 조절할 수 있다.
즉, 제1 차광 패턴(BSM-1)을 제1 산화물 반도체 패턴(474) 가까이 배치하여 기생 커패시턴스 Cbuf 값을 증가시키면 제1 산화물 반도체 패턴(474)에 흐르는 실제 전류 값을 줄일 수 있다.
제1 산화물 반도체 패턴(474)에 흐르는 실효 전류 값이 줄어든다는 것은 실제 제2 게이트 전극(478)에 인가되는 전압 Vgat 을 통해 제어할 수 있는 구동 박막 트랜지스터(DT)의 제어 범위가 넓어진다는 것을 의미한다.
따라서 본 발명의 일 실시 예에서는 제1 차광 패턴(BSM-1)이 제1 산화물 반도체 패턴(474)에 더 가깝게 배치되어 구동 박막 트랜지스터(DT)가 계조를 제어하는 범위를 넓힌다. 그 결과, 저 계조에서도 정밀하게 발광소자를 제어할 수 있어 저 계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
한편, 도 4a를 참조하면, 서브-픽셀은 산화물 반도체 패턴을 포함하는 제1 스위칭 박막 트랜지스터(ST)을 포함한다. 제1 스위칭 박막 트랜지스터(ST)은 데이터 배선과 구동 박막 트랜지스터(DT) 사이에 배치될 수 있다. 도 4a에서 하나의 스위칭 박막 트랜지스터가 도시 되었으나 스위칭 박막 트랜지스터는 서브-픽셀 내에 적어도 하나 이상 배치될 수 있다. 즉, 서브-픽셀 내의 화소 회로가 3T1C, 4T1C, 5T1C, 6T1C, 7T1C 등의 다양한 구성에 따라 스위칭 박막 트랜지스터는 하나 이상이 배치될 수 있다.
제1 스위칭 박막 트랜지스터(ST)는 제2 산화물 반도체 패턴(432)과, 제3 게이트 전극(433)과, 제3 소스 전극(434S) 및 제3 드레인 전극(434D)을 포함한다.
제2 산화물 반도체 패턴(432)은 제3채널 영역(432a)과, 제3채널 영역을 사이에 두고 제3채널 영역(432a)과 인접한 제3 소스 영역(432b) 및 제3 드레인 영역(432c)을 포함한다.
제2 산화물 반도체 패턴(432) 위에는 제3 게이트 전극(433)이 제2 게이트 절연층(446)을 개재한 채 위치한다.
제3 게이트 전극(433) 위에는 제3 층간 절연층(447)을 개재한 채, 제3 소스 전극(434S) 및 제3 드레인 전극(434D)이 위치한다.
제3소스 전극(434S) 및 제3드레인 전극(434D)은 제2 게이트 절연층(446) 및 제3 층간 절연층(447)를 관통하는 제6 컨택 홀(CH6) 및 제7 컨택 홀(CH7)을 통해 각각 제3소스 영역(432b) 및 제3드레인 영역(432c)에 연결된다.
또한, 제2 산화물 반도체 패턴(432) 아래에는 제2 차광 패턴(BSM-2)이 배치될 수 있다.
제2 차광 패턴(BSM-2)은 외부로부터 인입되는 광으로부터 제2 산화물 반도체 패턴(432)을 보호하기 위해 제2 산화물 반도체 패턴(432)과 중첩하면서 제2 산화물 반도체 패턴(432)의 하부에 배치될 수 있다.
제2 차광 패턴(BSM-2)은 제1 게이트 절연층(442) 위에 형성될 수 있다. 하지만, 제2 차광 패턴(BSM-2)은 제2 산화물 반도체 패턴(432)의 에스펙터(s-factor)값을 감소시킬 수 있기 때문에 다른 실시 예로서, 제2 차광 패턴(BSM-2)은 제2 산화물 반도체 패턴(432) 아래에 배치하지 않을 수도 있다.
그러나 제1 실시 예인 제2 차광 패턴(BSM-2)을 제2 산화물 반도체 패턴(432) 아래에 배치하는 경우, 제2 차광 패턴(BSM-2)은 제1 차광 패턴(BSM-1)보다 더 하부의 층에 배치할 수 있다. 즉, 제2 차광 패턴(BSM-2)은 제2 산화물 반도체 패턴(432)과 제2 차광 패턴(BSM-2) 사이의 거리가 제1 차광 패턴(BSM-1)과 제1 산화물 반도체 패턴(474) 간의 거리보다 멀도록 제1 차광 패턴(BSM-1)의 아래에 위치하는 하부 층에 배치될 수 있다. 제2 차광 패턴(BSM-2)을 제2 산화물 반도체 패턴(432) 아래에 배치하되, 제1 차광 패턴(BSM-1)보다 하부 층에 배치함으로써 고속 동작 특성이 요구되는 제1 스위칭 박막 트랜지스터(ST)를 구현할 수 있다. 물론 제1 스위칭 박막 트랜지스터(ST)은 제2 차광 패턴(BSM-2)을 포함하지 않는 것도 가능하다.
한편, 도 4a을 참조하면, 서브-픽셀은 스토리지 커패시터(Cst)를 더 포함한다.
스토리지 커패시터(Cst)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 유기 발광 소자에 제공한다. 따라서 스토리지 커패시터 값이 커질수록 데이터 전압을 안정적으로 유기 발광 소자에 제공할 수 있다.
스토리지 커패시터는 유전체를 사이에 두고 서로 대응하는 적어도 두 개의 도전 층을 포함할 수 있다. 스토리지 커패시터는 정전용량을 높이기 위해 다수의 도전 층이 서로 대응하면서 병렬연결 될 수도 있다.
도 4a를 참조하는 본 발명의 제1 실시 예에서, 스토리지 커패시터(Cst)는 절연층을 사이에 두고 두 개의 도전 층이 서로 마주보며 스토리지 커패시터의 전극을 구성한다.
도 4a를 참조하면, 스토리지 커패시터(Cst)는 제1 반도체 패턴(414)과 같은 층에 형성되면서 상기 제1 반도체 패턴(414)과 같은 물질로 구성되는 스토리지 커패시터의 제1 전극(450A)과, 상기 스토리지 커패시터의 제1 전극(450A)과 중첩하면서 제1 차광 패턴(BSM-1)과 상기 스토리지 커패시터의 제1 전극(450A) 사이에 배치되는 도전 층으로 구성될 수 있는 스토리지 커패시터의 제2 전극(450B)을 포함할 수 있다.
스토리지 커패시터의 제1 전극(450A)은 제1 반도체 패턴(414)을 구성하는 다결정 반도체 패턴에 불순물 이온이 도핑되어 도체화된 것일 수 있다. 상기 스토리지 커패시터의 제1 전극(450A)에 도핑되는 이온들은 제1 반도체 패턴(414)의 제1 소스 영역(414b) 및 제1 드레인 영역(414c)에 주입되는 붕소(B)나 인(P)과 같은 3족 또는 5족의 원소일 있다.
상기 스토리지 커패시터의 제1 전극(450A)은 제1 반도체 패턴(414)이 형성되는 단계에서 동시에 형성될 수 있다.
또한, 스토리지 커패시터의 제2 전극(450B)은 금속의 도전 층일 수 있다. 스토리지 커패시터의 제2 전극(450B)은 제1 게이트 전극(416)을 덮는 제1 층간 절연층(443) 상면에 형성될 수 있다. 스토리지 커패시터의 제2 전극(450B)은 금속의 도전층으로 구성될 수 있다. 그러나 스토리지 커패시터의 제2 전극(450B)이 금속 패턴으로 한정되는 것은 아니다.
스토리지 커패시터의 제2 전극(450B)은 스토리지 커패시터의 제1 전극(450A)과 중첩하도록 배치되며 스토리지 커패시터(Cst)를 구성하기 위해 추가되는 도전 패턴일 수 있다. 그러나 스토리지 커패시터의 제2 전극(450B)을 구성하는 도전 패턴은 비 표시 영역에 배치되어 링크 배선으로 사용될 수 있을 뿐 아니라, 각종 배선으로 적용되어 박막 트랜지스터 어레이 기판을 설계할 때 설계의 자유도를 부여할 수 있다.
스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제2 전극(450B) 사이에는 유전층으로서 제1 게이트 절연층(442)과 제1 층간 절연층(443)이 배치될 수 있다.
스토리지 커패시터의 제2 전극(450B)을 제1 게이트 전극(416)과 동일층상에서 동일한 물질로 패턴하여 형성하는 것도 가능하나 이 경우, 제1 반도체 패턴으로 구성되는 스토리지 커패시터의 제1 전극(450A)에 불순물을 도핑할 때 스토리지 커패시터의 제2 전극(450B)이 스토리지 커패시터의 제1 전극(450A)을 도핑을 가로막을 수 있기 때문에 도 4a에 도시되는 본 발명의 실시 예에서는 스토리지 커패시터의 제2 전극(450B)을 제1 층간 절연층(443)을 증착한 다음, 그 상면에 형성한다.
스토리지 커패시터의 제2 전극(450B)은 제10 컨택홀(CH10)을 통해 제2 소스 전극(479S)과 전기적으로 연결될 수 있다.
한편. 도 4b를 참조하면, 본 발명의 스토리지 커패시터(Cst)의 전극 구성은 도 4a에 도시된 실시 예와 달리할 수 있다. 도 4b에 개시되는 실시 예는 스토리지 커패시터의 구성만 다를 뿐 나머지 구성은 도 4a에 개시되는 실시 예와 동일하다.
도 4b를 참조하면, 스토리지 커패시터(Cst)는 도 4a을 참조하여 설명한 바와 같이, 제1 다결정 반도체 패턴(414)와 동일층상에 형성되면서 동일한 물질로 구성되는 스토리지 커패시터의 제1 전극(450A)과, 상기 스토리지 커패시터의 제1 전극(450A)과 중첩하고, 제1 차광 패턴(BSM-1)과 동일층상에 형성되며 동일한 물질인 스토리지 커패시터의 제3 전극(450C)을 포함할 수 있다.
도 4b를 참조하는 본 발명의 실시 예는 스토리지 커패시터(Cst)를 구성하기 위해 별도의 마스크를 사용하지 않을 수 있어 공정상 마스크 수를 줄일 수 있는 장점이 있다. 즉, 스토리지 커패시터의 제1 전극(450A)는 제1 반도체 패턴(414)을 형성하기 위한 마스크에 함께 설계하여 제1 다결정 반도체 패턴(414)를 형성하는 단계에서 동시에 형성할 수 있다. 또한, 스토리지 커패시터의 제3 전극(450C)은 제1 차광 패턴(BSM-1)을 형성하기 위한 마스크에 함께 설계하여 제1 차광 패턴(BSM-1)과 동시에 형성할 수 있다.
스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제3 전극(450C)사이에는 유전층으로써 제1 게이트 절연층(442), 제1 층간 절연층(443), 제2 층간 절연층(444) 및 상부 버퍼층(445)의 일부가 배치될 수 있다. 경우에 따라 제2 층간 절연층(444)은 삭제되는 것도 가능하다.
도 4b에 도시된 바와 같이, 스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제3 전극(450C) 사이에 다수의 절연층이 개재됨으로써 커패시터의 용량이 감소될 수 있다.
따라서, 도 4c를 참조하는 본 발명의 다른 실시 예에서 스토리지 커패시터(Cst)는 3개의 전극을 포함하면서 병렬 연결되는 구조의 커패시터를 구성할 수 있다.
도 4c를 참조하면, 스토리지 커패시터(Cst)는 제1 반도체 패턴(414)과 동일층상에 형성되며 동일한 물질로 구성되면서 도체화된 스토리지 커패시터의 제1 전극(450A)과, 제1 차광 패턴(BSM-1)과 동일층상에 형성되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극(450C)과 스토리지 커패시터의 제1 전극(450A) 및 스토리지 커패시터의 제3 전극(450C) 사이에 배치되는 도전 층인 스토리지 패시터의 제2 전극(450B)을 포함할 수 있다.
스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제3 전극(450C)은 서로 전기적으로 연결될 수 있다. 즉, 스토리지 커패시터의 제1 전극(450A) 및 스토리지 커패시터의 제3 전극(450C)은 각각 제10 컨택홀(CH10) 및 제11 컨택홀(CH11)을 통해 제2 소스 전극(479S)과 연결되어 서로 연결될 수 있다.
따라서, 스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제2 전극(450B) 사이에 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(450B)과 스토리지 커패시터의 제3 전극(450C) 사이에 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되어 커패시터의 용량을 증가시킬 수 있다.
한편, 도 4d를 참조하면, 스토리지 커패시터의 정전 용량을 더 크게 하기 위해 스토리지 커패시터(Cst)는 4개의 전극을 포함할 수 있다. 즉, 스토리지 커패시터의 제1 전극(450A), 스토리지 커패시터의 제2 전극(450B), 스토리지 커패시터의 제3 전극(450C) 외에 제2 게이트 전극(478)과 동일층 상에 형성되면서 동일한 물질인 스토리지 커패시터의 제4 전극(450D)을 더 포함할 수 있다.
그리고 스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제3 전극(450C)가 서로 전기적으로 연결되며, 스토리지 커패시터의 제2 전극(450B)와 스토리지 커패시터의 제4 전극(450D)가 서로 전기적으로 연결될 수 있다.
그 결과, 스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제2 전극(450B)사이에 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(450B)와 스토리지 커패시터의 제3 전극(450C) 사이에 제2 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제3 전극(450C)와 스토리지 커패시터의 제4 전극(450D) 사이에 제3 서브-스토리지 커패시터가 각각 형성되고 이들이 서로 병렬 연결되면서 커패시터의 용량을 증가시킬 수 있다.
스토리지 커패시터의 제1 전극(450A)은 제1 반도체 패턴(416)을 형성하기 위한 마스크 내에 설계할 수 있고, 스토리지 커패시터의 제3 전극(450C)은 제1 차광 패턴(BSM-1)을 형성하기 위한 마스크 내에 형성할 수 있고, 스토리지 커패시터의 제4 전극(450D)은 제2 게이트 전극(478)을 형성하기 위한 마스크 내에 설계할 수 있으므로, 사용되는 마스크 수를 줄일 수 있다.
한편, 본 발명의 다른 실시 예로서, 도 5a 내지 도 5f를 참조하면, 스토리지 커패시터(Cst)를 형성하기 위해 일 전극으로서 제1 산화물 반도체 패턴(474)과 동일한 층 상에 형성되며 동일한 물질로 구성될 수 있는 도전 패턴을 이용할 수 있다.
도 5a를 참조하면, 스토리지 커패시터(Cst)는 제1 전극(550A)으로 제1 산화물 반도체 패턴(747)과 동일한 층상에 형성되면서 동일한 물질에 불순물 이온이 도핑되어 도체화된 도전 패턴을 사용할 수 있다.
스토리지 커패시터의 제1 전극(550A)은 산화물 반도체 패턴에 붕소나 인과 같은 불순물 이온이 도핑되어 도체화된 것일 수 있다.
스토리지 커패시터의 제1 전극(550A)은 제1 산화물 반도체 패턴(474)을 형성하기 위한 마스크에 함께 설계하여 제1 산화물 반도체 패턴(474)이 형성되는 단계에서 동시에 형성될 수 있다. 그 결과, 스토리지 커패시터의 제1 전극(550A)을 형성하기 위한 별도의 마스크를 사용하지 않아도 된다.
또한, 스토리지 커패시터(Cst)는 스토리지 커패시터의 제1 전극(550A)과 중첩하면서 스토리지 커패시터의 제1 전극(550A)의 아래에 배치되는 스토리지 커패시터의 제2 전극(550B)을 포함한다. 스토리지 커패시터의 제2 전극(550B)는 제1 차광 패턴(BSM-1)과 동일한 층상에 형성되면서 제1 차광 패턴(BSM-1)과 동일한 물질로 구성되는 도전체 일 수 있다. 따라서 스토리지 커패시터의 제2 전극(550B)은 제1 차광 패턴(BSM-1)을 형성하기 위한 마스크에 함께 설계함으로써 제1 차광 패턴(BSM-1)이 형성되는 단계에서 동시에 형성될 수 있다.
스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제2 전극(550B)사이에는 유전체로서 상부 버퍼층(445)의 일부가 배치될 수 있다.
한편, 도 5b를 참조하면, 스토리지 커패시터(Cst)는 두 개의 전극을 포함하되 스토리지 커패시터의 제1 전극(550A)와 중첩하는 다른 전극으로서 스토리지 커패시터의 제3 전극(550C)을 포함할 수 있다.
스토리지 커패시터의 제3 전극(550C)은 제1 차광 패턴(BSM-1)과 제1 게이트 전극(416)사이에 배치되는 도전 패턴일 수 있다. 구체적으로 스토리지 커패시터의 제3 전극(550C)은 제1 층간 절연층(443)의 상면에 형성될 수 있다.
한편, 도 5c를 참조하면, 스토리지 커패시터(Cst)는 두 개의 전극을 포함하되 스토리지 커패시터의 제1 전극(550A)와 중첩하는 다른 전극으로서 스토리지 커패시터의 제4 전극(550D)을 포함할 수 있다.
스토리지 커패시터의 제4 전극(550D)은 제1 게이트 전극(416)과 동일층상에 형성되면서 동일한 물질로 구성되는 도전체 일 수 있다. 그러나 이 경우, 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제4 전극(550D) 간의 거리가 멀어 스토리지 커패시터의 용량이 작을 수 있기 때문에, 도 5d 내지 도 5f를 참조하여 적어도 3개의 스토리지 전극을 포함하는 스토리지 커패시터(Cst)의 구성에 대해 살펴본다.
도 5d를 참조하면, 스토리지 커패시터(Cst)는 세 개의 전극을 포함할 수 있다. 즉, 제1 산화물 반도체 패턴(474)과 동일층상에 배치되는 스토리지 커패시터의 제1 전극(550)과, 제1 차광 패턴(BSM-1)과 동일층상에 배치되는 스토리지 커패시터의 제2 전극(550B)과, 제1 게이트 전극(416)과 동일층상에 배치되는 스토리지 커패시터의 제4 전극(550D)를 포함할 수 있다. 그리고 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제4 전극(550D)은 서로 전기적으로 연결될 수 있다. 즉, 스토리지 커패시터의 제1 전극(555A) 및 스토리지 커패시터의 제4 전극(550D)은 각각 제14 컨택홀(CH14) 및 제15 컨택홀(CH15)을 통해 각각 제2 소스 전극(479S)에 연결되어 서로 전기적으로 연결될 수 있다.
따라서, 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제2 전극(550B) 사이에 제1 서브-스토리지 커패시터가 형성되고 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제4 전극(550D) 사이에 제2 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
한편, 도 5e를 참조하면, 스토리지 커패시터(Cst)는 네 개의 전극을 포함할 수 있다. 즉, 제1 산화물 반도체 패턴(474)과 동일층상에 배치되는 스토리지 커패시터의 제1 전극(550A)과, 제1 차광 패턴(BSM-1)과 동일층상에 배치되는 스토리지 커패시터의 제2 전극(550B)과, 제1 게이트 전극(416)과 동일층상에 배치되는 스토리지 커패시터의 제4 전극(550D)과, 제2 게이트 전극(478)과 동일층 상에 배치되는 스토리지 커패시터의 제5 전극(550E)을 포함할 수 있다. 그리고 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제4 전극(550D)은 서로 전기적으로 연결될 수 있고, 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제5 전극(550E)은 서로 전기적으로 연결될 수 있다. 즉, 스토리지 커패시터의 제1 전극(550A) 및 스토리지 커패시터의 제4 전극(550D)은 각각 제14 컨택홀(CH14) 및 제15 컨택홀(CH15)을 통해 각각 제2 소스 전극(479S)에 연결되어 서로 전기적으로 연결될 수 있다. 또한, 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제5 전극(550E)은 제16 컨택홀(CH16) 및 제17 컨택홀(CH17)을 통해 각각 제2 소스 전극(479S)과 동일층상에 배치될 수 있는 도전 층에 연결되어 서로 전기적으로 연결될 수 있다.
따라서, 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제5 전극(550E) 사이에 제1 서브-스토리지 커패시터가 형성되고 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제2 전극(550B) 사이에 제2 서브-스토리지 커패시터가 형성되고 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제4 전극(550D) 사이에 제3 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
도 5e를 참조하면 스토리지 커패시터(Cst)의 4개의 전극은 각각 제1 게이트 전극(416), 제1 차광 패턴(BSM-1), 제1 산화물 반도체 패턴(474) 및 제2 게이트 전극(478)과 같은 마스크 공정 중에 형성될 수 있어 스토리지 커패시터(Cst)의 전극을 형성하기 위한 별도의 마스크를 사용하지 않아도 된다.
또한, 도 5f를 참조하면, 스토리지 커패시터(Cst)는 도 5e와 다른 형태로 네 개의 전극을 포함할 수 있다. 즉, 제1 산화물 반도체 패턴(474)과 동일층상에 배치되는 스토리지 커패시터의 제1 전극(550A)과, 제1 차광 패턴(BSM-1)과 동일층상에 배치되는 스토리지 커패시터의 제2 전극(550B)과, 제1 게이트 전극(416)과 동일층상에 배치되는 스토리지 커패시터의 제4 전극(550D)과, 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제4 전극(550D) 사이에 배치되는 스토리지 커패시터의 제3 전극(550C)을 포함할 수 있다. 그리고 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제3 전극(550C)은 서로 전기적으로 연결될 수 있고, 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제4 전극(550D)은 서로 전기적으로 연결될 수 있다. 즉, 스토리지 커패시터의 제1 전극(550A) 및 스토리지 커패시터의 제3 전극(550C)은 각각 제20 컨택홀(CH20) 및 제21 컨택홀(CH21)을 통해 제2 소스 전극(479S)과 같은 층에 배치되는 도전층을 매개로 서로 연결될 수 있다. 또한, 스토리지 커패시터의 제2 전극(550B)을 스토리지 커패시터의 제4 전극(550D)은 제18 컨택홀(CH18) 및 제19 컨택홀(CH19)을 통해 각각 제2 소스 전극(479S)과 연결될 수 있다.
따라서, 스토리지 커패시터의 제1 전극(550A)과 스토리지 커패시터의 제2 전극(550B) 사이에 제1 서브-스토리지 커패시터가 형성되고 스토리지 커패시터의 제2 전극(550B)과 스토리지 커패시터의 제3 전극(550C) 사이에 제2 서브-스토리지 커패시터가 형성되고 스토리지 커패시터의 제3 전극(550C)과 스토리지 커패시터의 제4 전극(550D) 사이에 제3 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
한편, 도 6a 내지 6e를 참조하면, 스토리지 커패시터(Cst)는 도체화된 두 개의 반도체 패턴을 포함할 수 있다.
도 6a를 참조하면, 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(414)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제1 전극(650A)과, 제1 산화물 반도체 패턴(474)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제2 전극(650B)과 상기 스토리지 커패시터의 제1 전극(650A) 및 상기 스토리지 커패시터의 제2 전극(650B) 사이에 배치되며 제1 차광 패턴(BSM-1)과 같은 층상에서 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극(650C)를 포함할 수 있다.
스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제2 전극(650B)은 서로 전기적으로 연결될 수 있다. 그 결과, 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제3 전극(650C) 사이에서 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제3 전극(650C) 사이에서 제2 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결됨으로써 스토리지 커패시터의 용량을 증가시킬 수 있다.
또한, 도 6a를 참조하면, 스토리지 커패시터를 구성하는 전극들을 형성하기 위해 별도의 마스크를 사용하지 않아도 되므로 마스크 사용 갯수를 줄일 수 있다.
한편, 도 6b를 참조하면, 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(414)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제1 전극(650A)과, 제1 산화물 반도체 패턴(474)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제2 전극(650B)과, 상기 스토리지 커패시터의 제1 전극(650A) 및 제1 차광 패턴(BSM-1) 사이에 배치되는 도전층으로 구성되는 스토리지 커패시터의 제4 전극(650D)를 포함할 수 있다.
스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제2 전극(650B)은 서로 전기적으로 연결될 수 있다. 그 결과, 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제4 전극(650D) 사이에서 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제4 전극(650D) 사이에서 제2 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결됨으로써 스토리지 커패시터의 용량을 증가시킬 수 있다.
한편, 도 6c 내지 도 6e를 참조하면, 스토리지 커패시터(Cst)는 도체화된 두 개의 반도체 패턴과 두 개의 도전층을 포함하여 4개의 전극을 포함할 수 있다.
도 6c를 참조하면, 스토리지 커패시터(Cst)는 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(414)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제1 전극(650A)과, 제1 산화물 반도체 패턴(474)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제2 전극(650B)과, 상기 스토리지 커패시터의 제1 전극(650A) 및 상기 스토리지 커패시터의 제2 전극(650B) 사이에 배치되며 제1 차광 패턴(BSM-1)과 같은 층상에서 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극(650C) 및 상기 스토리지 커패시터의 제1 전극(650A)과 상기 스토리지 커패시터의 제3 전극(650D) 사이에 배치되는 스토리지 커패시터의 제4 전극(650D)을 포함한다.
그리고 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제3 전극(650C)은 서로 전기적으로 연결되며, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제4 전극(650D)은 서로 전기적으로 연결된다. 그 결과, 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제4 전극(650D) 사이에 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제3 전극(650C)과 스토리지 커패시터의 제4 전극(650D) 사이에 제2 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제3 전극(650C) 사이에서 제3 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
또한, 도 6d를 참조하면, 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(414)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제1 전극(650A)과, 제1 산화물 반도체 패턴(474)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제2 전극(650B)과, 상기 스토리지 커패시터의 제1 전극(650A) 및 상기 스토리지 커패시터의 제2 전극(650B) 사이에 배치되며 제1 차광 패턴(BSM-1)과 같은 층상에서 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극(650C) 및 상기 제2 게이트 전극(478)과 동일층 상에서 동일한 물질로 형성되는 스토리지 커패시터의 제5 전극(650E)을 포함한다.
그리고 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제2 전극(650B)은 서로 전기적으로 연결되며, 스토리지 커패시터의 제3 전극(650C)과 스토리지 커패시터의 제5 전극(650E)은 서로 전기적으로 연결된다. 그 결과, 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제3 전극(650C) 사이에 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제3 전극(650C) 사이에서 제2 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제5 전극(650E) 사이에서 제3 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
또한, 도 6e를 참조하면, 스토리지 커패시터(Cst)는 제1 다결정 반도체 패턴(414)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제1 전극(650A)과, 제1 산화물 반도체 패턴(474)과 동일한 층상에서 동일한 물질이 도체화된 스토리지 커패시터의 제2 전극(650B)과, 제1 차광 패턴(BSM-1)과 상기 스토리지 커패시터의 제1 전극(650A) 사이에 배치되는 도전층으로 구성되는 스토리지 커패시터의 제4 전극(650D)과, 상기 제2 게이트 전극(478)과 동일층상에 배치되는 스토리지 커패시터의 제5 전극(650E)를 포함한다.
그리고 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제2 전극(650B)은 서로 전기적으로 연결되며, 스토리지 커패시터의 제4 전극(650D)과 스토리지 커패시터의 제5 전극(650E)은 서로 전기적으로 연결된다. 그 결과, 스토리지 커패시터의 제1 전극(650A)과 스토리지 커패시터의 제4 전극(650D) 사이에서 제1 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제4 전극(650D) 사이에서 제2 서브-스토리지 커패시터가 형성되고, 스토리지 커패시터의 제2 전극(650B)과 스토리지 커패시터의 제5 전극(650E) 사이에서 제3 서브-스토리지 커패시터가 형성되고 이들이 서로 병렬 연결되면서 스토리지 커패시터의 용량이 증가할 수 있다.
한편, 도 4a를 참조하면, 구동 박막 트랜지스터(DT) 및 제1 스위칭 박막 트랜지스터(ST)가 배치된 기판(410) 위에는 제1 평탄화층(PLN1)이 형성된다. 상기 제1 평탄화층(PLN1)은 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다. 제1 평탄화층(PLN1)위에는 연결 전극(455)이 형성된다. 연결 전극(455)은 발광 소자 부분(460)의 일 구성 요소인 애노드 전극(456)과 제9 컨택 홀(CH9)을 통해 연결되고 제8 컨택 홀(CH8)을 통해 제2 드레인 전극(479D)과 연결됨으로써 화소 회로 부분(430)과 발광 소자 부분(460)을 전기적으로 연결한다.
연결 전극(455) 위에는 제2 평탄화층(PLN2)이 형성될 수 있다. 제2 평탄화층(PLN2)은 제1 평탄화층(PLN1)과 같이 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다.
상기 제2 평탄화층(PLN2) 위에는 제9 컨택 홀(CH9)을 통해 연결 전극(455)과 연결되는 애노드 전극(456)이 형성된다. 애노드 전극(456)은 Ca, Ba, Mg, Al, Ag 등과 같은 금속이나 이들의 합금으로 이루어진 단일 층 또는 복수의 층으로 이루어진다. 애노드 전극(456)과 더불어 비 표시 영역(NA)에는 공통전압배선(VSS)과 캐소드 전극(463)을 전기적으로 연결해 주는 애노드 연결 전극(457)이 더 구비될 수 있다.
제2 평탄화층(PLN2) 위에는 뱅크층(461)이 형성된다. 뱅크층(461)은 일종의 격벽으로서, 각 서브-픽셀를 구획하여 인접하는 서브-픽셀에서 출력되는 특정 컬러의 광이 혼합되어 출력되는 것을 방지할 수 있다.
애노드 전극(456)의 위 및 뱅크층(461) 경사면 일부 영역 위에는 유기 발광 층(462)이 형성된다. 상기 유기 발광 층(462)은 각 서브-픽셀에 형성되어 적색광을 발광하는 R-유기 발광 층, 녹색광을 발광하는 G-유기 발광 층, 청색광을 발광하는 B-유기 발광 층일 수 있다. 또한, 유기 발광 층(462)은 백색광을 발광하는 W-유기 발광 층일 수 있다.
상기 유기 발광 층(462)은 발광층뿐만 아니라 발광층에 전자 및 정공을 각각 주입하는 전자주입층 및 정공주입층과 주입된 전자 및 정공을 유기층으로 각각 수송하는 전자수송층 및 정공수송층 등을 포함할 수 있다.
상기 유기 발광 층(462) 위에는 캐소드 전극(463)이 형성된다. 상기 캐소드 전극(463)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oixde)와 같은 투명한 도전물질 또는 가시광선이 투과되는 얇은 두께의 금속으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
상기 캐소드 전극(463) 위에는 봉지층 부분(470)이 형성된다. 상기 봉지층 부분(470)은 무기층로 구성된 단일층으로 구성될 수도 있고, 무기층/유기층의 2층으로 구성될 수도 있으며, 무기층/유기층/무기층의 3층으로 구성될 수도 있다. 상기 무기층은 SiNx와 SiO2 등의 무기물로 구성될 수 있지만, 이에 한정되는 것은 아니다. 또한, 유기층은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트 등의 유기물질 또는 이들의 혼합물질을 구성될 수 있지만, 이에 한정되는 것은 아니다.
도 4a에서는 봉지층 부분(470)의 일 실시 예로서 무기층(471)/유기층(472)/무기층(473)의 3층으로 구성되는 것을 개시하였다.
상기 봉지층 부분(470) 위에는 커버글래스(미도시)이 배치되어 접착층(도면표시하지 않음)에 의해 부착될 수 있다. 상기 접착층으로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용할 수 있다. 그리고 상기 접착제로서 광경화성 수지를 사용할 수도 있으며, 이 경우 접착층에 자외선과 같은 광을 조사함으로써 접착층 경화시킨다.
상기 접착층은 기판(410) 및 커버글래스(미도시)을 합착할 뿐만 아니라 상기 유기 발광 표시 장치 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 할 수 있다.
상기 커버글래스(미도시)는 유기 발광 표시 장치를 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름을 사용할 수 있고 유리를 사용할 수도 있다.
본 발명의 일 실시 예로서 도 4를 참조하면, 서브-픽셀에는 산화물반도체물질을 활성층으로 사용하는 하나의 구동 박막 트랜지스터(DT)와 산화물반도체물질을 활성층으로 사용하는 하나의 스위칭 박막 트랜지스터(ST)만을 개시하였으나, 서브-픽셀에는 추가로 다결정반도체물질을 활성층으로 사용하는 제3 스위칭 박막 트랜지스터가 더 구비될 수 있다. 더불어, 서브-픽셀에 배치되는 모든 박막 트랜지스터가 산화물반도체물질로 활성층이 구성되는 형태도 가능하다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
GT: 게이트 구동회로부의 제1 박막 트랜지스터
DT: 서버-픽셀 내의 구동 박막 트랜지스터
ST-1: 서브-픽셀 내의 스위칭 박막 트랜지스터
Cst: 스토리지 커패시터
BSM-1: 제1 차광 패턴, BSM-2: 제2 차광 패턴
414: 제1 다결정 반도체 패턴
474: 제1 산화물 반도체 패턴, 432: 제2 산화물 반도체 패턴
416: 제1 게이트 전극, 478: 제2 게이트 전극, 433: 제3 게이트 전극
417S, 479S, 434S: 소스 전극
417D, 479D, 434D: 드레인 전극
456: 애노드 전극, 463: 캐소드 전극
457: 애노드 연결 전극
462: 발광층
430: 화소 회로 부분, 460: 발광 소자 부분, 470: 봉지층 부분
450A, 550A, 650A: 스토리지 커패시터의 제1 전극
450B, 550B, 650B: 스토리지 커패시터의 제2 전극
450C, 550C, 650C: 스토리지 커패시터의 제3 전극
450D, 550D, 650D: 스토리지 커패시터의 제4 전극

Claims (20)

  1. 표시 영역과 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판;
    상기 기판상에 형성되는 하부 버퍼층;
    상기 표시 영역 및 비 표시 영역 중 적어도 어느 한 영역에 배치되며 상기 하부 버퍼층 상에 형성되는 제1 반도체 패턴, 제1 게이트 전극, 제1소스 전극 및 제1드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 반도체 패턴 상에 배치되는 상부 버퍼층;
    상기 표시 영역의 상부 버퍼층 상에 배치되며 제2 반도체 패턴, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
    상기 하부 버퍼층과 상기 제2 반도체 패턴 사이에 배치되며 상기 제2 반도체 패턴과 중첩하는 제1 차광 패턴; 및
    서로 중첩하는 적어도 두 개의 전극을 포함하는 스토리지 커패시터를 포함하되, 상기 적어도 두 개의 전극은 상기 제1 반도체 패턴과 동일 물질이 도체화되거나 또는 상기 제2 반도체 패턴이 도체화되어 형성되는 도전 패턴 중 적어도 하나를 전극으로 포함하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 제2 반도체 패턴은 산화물 반도체 물질로 구성되며, 상기 제2 박막 트랜지스터는 구동 박막 트랜지스터인 유기 발광 표시 장치.
  3. 제1항에서,
    상기 제1 차광 패턴은 상기 상부 버퍼층 내부에 위치하고 상기 제2 소스 전극과 전기적으로 연결되는 유기 발광 표시 장치.
  4. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 상기 제1 반도체 패턴과 상기 제2 게이트 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극을 포함하는 유기 발광 표시 장치.
  5. 제4항에서,
    상기 스토리지 커패시터의 제2 전극은 상기 제1 차광 패턴과 동일층상에 배치되는 도전 층 또는 상기 제1 게이트 전극과 상기 제1 차광 패턴 사이에 배치는 도전 층 중에서 선택되는 도전 층인 유기 발광 표시 장치.
  6. 제1항에서,
    상기 제1 반도체 패턴은 다결정 반도체 물질로 구성되는 유기 발광 표시 장치.
  7. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제1 반도체 패턴과 상기 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극을 포함하되, 상기 스토리지 커패시터의 제1 전극 및 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  8. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제1 반도체 패턴과 상기 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극, 상기 제2 게이트 전극과 동일층상에서 동일 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되, 상기 스토리지 커패시터의 제1 전극 및 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 스토리지 커패시터의 제2 전극 및 상기 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  9. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과 상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극을 포함하는 유기 발광 표시 장치.
  10. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질로 구성된 스토리지 커패시터의 제1 전극과, 상기 제1 차광 패턴과 상기 제1 반도체 패턴 사이에 배치되는 금속 층으로 구성되는 스토리지 커패시터의 제2 전극을 포함하는 유기 발광 표시 장치.
  11. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과, 상기 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극을 포함하는 유기 발광 표시 장치.
  12. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극을 포함하되,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  13. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제3 전극과,
    상기 제2 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극과 상기 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  14. 제1항에서,
    상기 스토리지 커패시터는 상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제1 차광 패턴과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 제1 게이트 전극과 상기 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극과,
    상기 제1 게이트 전극과 동일층상에 배치되며 동일한 물질로 구성되는 스토리지 커패시터의 제4 전극을 포함하되,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극과 상기 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  15. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제2 반도체 패턴과 동일 물질로 구성되는 스토리지 커패시터의 제2 전극과,
    상기 스토리지 커패시터의 제1 전극 및 상기 스토리지 커패시터의 제2 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극을 포함하는 유기 발광 표시 장치.
  16. 제15항에서,
    상기 스토리지 커패시터의 제3 전극은 상기 제1 차광 패턴과 동일층상에서 동일한 물질로 구성되는 도전 층인 유기 발광 표시 장치.
  17. 제15항에서,
    상기 스토리지 커패시터의 제3 전극은 상기 제1 게이트 전극과 상기 제1 차광 패턴 사이에 배치되는 도전 층으로 구성되는 유기 발광 표시 장치.
  18. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제2 전극과,
    상기 제1 차광 패턴과 동일층상에서 동일 물질로 구성되는 스토리지 커패시터의 제3 전극과,
    상기 스토리지 커패시터의 제1 전극 및 상기 스토리지 커패시터의 제3 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제4 전극을 포함하고,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제3 전극은 서로 전기적으로 연결되고, 상기 스토리지 커패시터의 제2 전극과 상기 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  19. 제1항에서,
    상기 스토리지 커패시터는 상기 제1 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제1 전극과,
    상기 제2 반도체 패턴과 동일 물질이 도체화된 스토리지 커패시터의 제2 전극과,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제2 전극 사이에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제3 전극과,
    상기 스토리지 커패시터의 제2 전극 상에 배치되는 도전 층으로 구성되는 스토리지 커패시터의 제4 전극을 포함하고,
    상기 스토리지 커패시터의 제1 전극과 상기 스토리지 커패시터의 제2 전극은 서로 전기적으로 연결되고, 상기 스토리지 커패시터의 제3 전극과 상기 스토리지 커패시터의 제4 전극은 서로 전기적으로 연결되는 유기 발광 표시 장치.
  20. 제19항에서,
    상기 스토리지 커패시터의 제3 전극은 상기 제1 차광 패턴과 동일층상에 배치되는 도전 층 또는 상기 스토리지 커패시터의 제1 전극과 상기 제1 차광 패턴 사이에 배치되는 도전 층 중에서 선택되고,
    상기 스토리지 커패시터의 제4 전극은 상기 제2 게이트 전극과 동일층상에서 동일 물질로 구성되는 유기 발광 표시 장치.
KR1020220041051A 2022-04-01 2022-04-01 유기 발광 표시 장치 KR20230142161A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220041051A KR20230142161A (ko) 2022-04-01 2022-04-01 유기 발광 표시 장치
US18/156,202 US20230363215A1 (en) 2022-04-01 2023-01-18 Organic Light Emitting Display Apparatus
CN202310087651.8A CN116896933A (zh) 2022-04-01 2023-01-30 有机发光显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220041051A KR20230142161A (ko) 2022-04-01 2022-04-01 유기 발광 표시 장치

Publications (1)

Publication Number Publication Date
KR20230142161A true KR20230142161A (ko) 2023-10-11

Family

ID=88295439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220041051A KR20230142161A (ko) 2022-04-01 2022-04-01 유기 발광 표시 장치

Country Status (3)

Country Link
US (1) US20230363215A1 (ko)
KR (1) KR20230142161A (ko)
CN (1) CN116896933A (ko)

Also Published As

Publication number Publication date
CN116896933A (zh) 2023-10-17
US20230363215A1 (en) 2023-11-09

Similar Documents

Publication Publication Date Title
US11793060B2 (en) Organic light-emitting diode display including a storage capacitive plate and a driving voltage line formed on the same layer and manufacturing method thereof
EP3503238B1 (en) Display device
KR102422108B1 (ko) 유기 발광 표시 장치
KR102367462B1 (ko) 유기 발광 표시 장치
KR102372775B1 (ko) 유기 발광 표시 장치
KR102300884B1 (ko) 유기 발광 표시 장치
TW201703017A (zh) 有機發光二極體顯示器
KR102351507B1 (ko) 유기 발광 표시 장치
KR102351667B1 (ko) 유기 발광 표시 장치
KR20180133280A (ko) 표시 장치
US9728122B2 (en) Organic light emitting diode display
KR20230142161A (ko) 유기 발광 표시 장치
US20230337482A1 (en) Organic Light Emitting Display Device
US20230284487A1 (en) Organic Light Emitting Diode Display Device and Manufacturing Method Thereof
KR20240017547A (ko) 산화물 반도체 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
US20230189569A1 (en) Organic Light-Emitting Display Apparatus
US20230172012A1 (en) Organic Light-Emitting Display Apparatus
KR20240045593A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
KR20240030748A (ko) 산화물 반도체 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
KR20240035079A (ko) 산화물 반도체 패턴을 포함하는 표시 장치
US20230255059A1 (en) Organic Light-Emitting Diode Display Device and Manufacturing Method Thereof
KR20240012892A (ko) 표시 장치
KR20240003302A (ko) 유기 발광 표시 장치
TW202407997A (zh) 包含氧化物半導體圖案的薄膜電晶體陣列基板及包含該基板的顯示裝置
CN117954502A (en) Thin film transistor array substrate and display device including the same