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Abstract
【課題】消費電力を小さくすることが可能な表示装置を提供する。【解決手段】画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている、表示装置。【選択図】 図４
Description
本発明の実施形態は、表示装置に関する。
表示装置は、画像を表示する表示領域において画素を備え、表示領域の周辺の非表示領域において駆動回路を備えている。画素のスイッチング素子として用いられる薄膜トランジスタ（ＴＦＴ）は、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることができる。一方、駆動回路に用いられるＴＦＴは、移動度が大きいことが望ましい。ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉ）で形成したＴＦＴは移動度が大きいため、駆動回路に用いることができる。このように、表示領域における画素のＴＦＴに酸化物半導体を用い、周辺駆動回路のＴＦＴにＬＴＰＳを用いる構成が知られている。
本実施形態の目的は、消費電力を小さくすることが可能な表示装置を提供することにある。
本実施形態によれば、画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている、表示装置が提供される。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
本実施形態の主要な構成は、表示装置に用いることができる。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、車載機器、ゲーム機器等の種々の装置に用いることができる。また、本実施形態は、液晶表示装置、有機エレクトロルミネッセンス表示装置等の自発光型の表示装置、マイクロＬＥＤ表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置など、種々の表示装置に適用可能である。また、ウェアラブルの表示装置や異形状の表示装置にも適用可能である。
［第１実施形態］
図１は、本実施形態の表示装置ＤＳＰの構成及び等価回路を示す図である。
一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。
図１は、本実施形態の表示装置ＤＳＰの構成及び等価回路を示す図である。
一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。
表示装置ＤＳＰは、表示パネルＰＮＬと、表示パネルＰＮＬに実装された配線基板ＷＢと、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第１基板ＳＵＢ１と対向する第２基板ＳＵＢ２と、シール材ＳＥと、液晶層ＬＣと、ソース線Ｓと、ゲート線Ｇと、第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２と、画素電極ＰＥと、共通電極ＣＥなどを備えている。また、表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む非表示領域ＮＤＡと、を備えている。
第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも外側に露出した実装部ＭＡを有している。シール材ＳＥは、非表示領域ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着している。図１において、シール材ＳＥが配置された領域は右上がり斜線で示されている。表示領域ＤＡは、シール材ＳＥによって囲まれた内側に位置している。表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。
第１薄膜トランジスタＴＲ１は、画素ＰＸを駆動するための駆動回路のスイッチング素子として機能し、非表示領域ＮＤＡに位置している。第１薄膜トランジスタＴＲ１は、低温ポリシリコン（ＬＴＰＳ）を用いた半導体層を備えている。一方、第２薄膜トランジスタＴＲ２は、画素ＰＸのスイッチング素子として機能し、表示領域ＤＡに位置している。第２薄膜トランジスタＴＲ２は、酸化物半導体層を備えている。すなわち、本実施形態の表示装置ＤＳＰは、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１と、酸化物半導体層を用いた第２薄膜トランジスタＴＲ２の両者によるハイブリッド構造を有している。以下にハイブリット構造が表示装置ＤＳＰに適用される効果を述べる。
非表示領域ＮＤＡの駆動回路には、キャリアの移動度が大きいＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が適している。一方、酸化物半導体はキャリアの移動度が小さいため、駆動回路に用いるのは難しい場合がある。よって、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が駆動回路のＴＦＴとして用いられる。
表示領域ＤＡの画素ＰＸには、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が適している。画素電極ＰＥに映像信号が書き込まれると、画素電極ＰＥ及び共通電極ＣＥと同電位の電極間に形成される保持容量ＣＳによって、１フレームの間、電圧が保持される。この時、ＴＦＴのリーク電流が大きいと、画素電極ＰＥの電圧が変化し、フリッカ等が発生して良好な画像を形成できなくなる。すなわち、画素ＰＸのＴＦＴは、リーク電流が小さいことが望ましい。酸化物半導体によるＴＦＴは、リーク電流を小さくすることができる。一方、ＬＴＰＳはリーク電流が大きいため、画素ＰＸのＴＦＴとして使用する場合には、２個のＬＴＰＳを直列にして使用しなければならない場合がある。よって、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が画素ＰＸのＴＦＴとして用いられる。以上より、ＬＴＰＳを用いた第１薄膜トランジスタＴＲ１が駆動回路に使用され、酸化物半導体を用いた第２薄膜トランジスタＴＲ２が画素ＰＸに使用されている。このような表示装置ＤＳＰは、酸化物半導体によってリーク電流を小さくすることができるため、低周波駆動に優れており、表示装置ＤＳＰの駆動に必要な電力を削減することができる。
上記したソース線Ｓ、ゲート線Ｇ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣは、表示領域ＤＡに位置している。ソース線Ｓは第２方向Ｙに沿って延出し、ゲート線Ｇは第１方向Ｘに沿って延出している。第２薄膜トランジスタＴＲ２は、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。画素電極ＰＥは、第２薄膜トランジスタＴＲ２と電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。
フレキシブルな配線基板ＷＢは、実装部ＭＡに実装されている。また、配線基板ＷＢは、表示パネルＰＮＬを駆動する駆動ＩＣチップ２を備えている。なお、駆動ＩＣチップ２は、実装部ＭＡに実装されても良い。
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
図２は、第２薄膜トランジスタＴＲ２の位置関係を示す平面図である。
ソース線Ｓ１及びＳ２は、概ね第２方向Ｙに延出し、第１方向Ｘに並列している。ゲート線Ｇ１１及びＧ２１は、互いに重なり、第１方向Ｘに延出している。第２薄膜トランジスタＴＲ２は、ゲート線Ｇ２１及びソース線Ｓ２と電気的に接続されている。第２薄膜トランジスタＴＲ２は、酸化物半導体層ＯＳＣと、ソース・ドレイン電極ＥＬ２１、ＥＬ２２と、保護電極１０１、１０２などを備えている。
ソース線Ｓ１及びＳ２は、概ね第２方向Ｙに延出し、第１方向Ｘに並列している。ゲート線Ｇ１１及びＧ２１は、互いに重なり、第１方向Ｘに延出している。第２薄膜トランジスタＴＲ２は、ゲート線Ｇ２１及びソース線Ｓ２と電気的に接続されている。第２薄膜トランジスタＴＲ２は、酸化物半導体層ＯＳＣと、ソース・ドレイン電極ＥＬ２１、ＥＬ２２と、保護電極１０１、１０２などを備えている。
酸化物半導体層ＯＳＣは、その一部分がソース線Ｓ２と重なるように配置され、他の部分がソース線Ｓ１とＳ２との間に延出している。酸化物半導体層ＯＳＣは、ソース線Ｓ１とＳ２との間においてゲート線Ｇ１１及びＧ２１と交差している。すなわち、酸化物半導体層ＯＳＣは、ゲート線Ｇ１１及びＧ２１のそれぞれの一部と重なっている。ゲート線Ｇ１１は、第２方向Ｙに幅広になった遮光膜ＬＳを有している。酸化物半導体層ＯＳＣは、遮光膜ＬＳと重なっている。また、ゲート線Ｇ２１において、酸化物半導体層ＯＳＣと重畳する領域が後述する第２ゲート電極ＧＥ２として機能する。
保護電極１０１は、酸化物半導体層ＯＳＣの一端部ＳＣＡに重なっている。保護電極１０２は、ソース線Ｓ２に重なり、酸化物半導体層ＯＳＣの他端部ＳＣＢに重なっている。ソース・ドレイン電極ＥＬ２１は、島状に形成され、ソース線Ｓ１とソース線Ｓ２との間に配置されている。ソース・ドレイン電極ＥＬ２１は、保護電極１０１と、酸化物半導体層ＯＳＣの一端部ＳＣＡと重なっている。ソース・ドレイン電極ＥＬ２１は、貫通孔ＣＨ１を通じて一端部ＳＣＡと電気的に接続されている。ソース・ドレイン電極ＥＬ２２は、ソース線Ｓ２と一体的に形成されている。ソース・ドレイン電極ＥＬ２２は、保護電極１０２と、酸化物半導体層ＯＳＣの他端部ＳＣＢと重なっている。ソース・ドレイン電極ＥＬ２２は、貫通孔ＣＨ２を通じて他端部ＳＣＢと電気的に接続されている。
図３は、図２に示したＡ−Ｂ線における表示装置ＤＳＰを示す断面図である。
図示した例は、表示パネルＰＮＬに横電界を利用する表示モードが適用された例に相当する。表示装置ＤＳＰは、表示パネルＰＮＬに加えて、第１光学素子ＯＤ１、第２光学素子ＯＤ２、照明装置ＩＬを備えている。
図示した例は、表示パネルＰＮＬに横電界を利用する表示モードが適用された例に相当する。表示装置ＤＳＰは、表示パネルＰＮＬに加えて、第１光学素子ＯＤ１、第２光学素子ＯＤ２、照明装置ＩＬを備えている。
第１基板ＳＵＢ１は、絶縁基板１０、アンダーコート層ＵＣ、第１ゲート絶縁膜ＧＩ１、第１無機膜ＩＬ１、第２無機膜ＩＬ２、第２ゲート絶縁膜ＧＩ２、第３無機膜ＩＬ３、第４無機膜ＩＬ４、第１有機膜１１、第２有機膜１２、容量絶縁膜１３、酸化物半導体層ＯＳＣ、保護電極１０２、ソース線Ｓ１及びＳ２、金属配線ＭＬ１及びＭＬ２、共通電極ＣＥ、画素電極ＰＥ、配向膜ＡＬ１を備えている。
絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。アンダーコート層ＵＣは、絶縁基板１０の上に位置している。第１ゲート絶縁膜ＧＩ１は、アンダーコート層ＵＣの上に位置している。第１無機膜ＩＬ１は、第１ゲート絶縁膜ＧＩ１の上に位置している。第２無機膜ＩＬ２は、第１無機膜ＩＬ１の上に位置している。酸化物半導体層ＯＳＣは、第２無機膜ＩＬ２の上に位置している。保護電極１０２は、酸化物半導体層ＯＳＣを覆っている。第２ゲート絶縁膜ＧＩ２は、保護電極１０２の上を覆っている。第３無機膜ＩＬ３は、第２ゲート絶縁膜ＧＩ２の上に位置している。第４無機膜ＩＬ４は、第３無機膜ＩＬ３の上に位置している。ソース線Ｓ１及びＳ２は、第４無機膜ＩＬ４の上に位置し、第１有機膜１１によって覆われている。金属配線ＭＬ１及びＭＬ２は、第１有機膜１１の上に位置し、第２有機膜１２によって覆われている。金属配線ＭＬ１及びＭＬ２は、それぞれソース線Ｓ１及びＳ２の直上に位置している。共通電極ＣＥは、第２有機膜１２の上に位置し、容量絶縁膜１３によって覆われている。画素電極ＰＥは、容量絶縁膜１３の上に位置し、配向膜ＡＬ１によって覆われている。共通電極ＣＥ及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。
アンダーコート層ＵＣ、第１ゲート絶縁膜ＧＩ１、第１無機膜ＩＬ１、第２無機膜ＩＬ２、第２ゲート絶縁膜ＧＩ２、第３無機膜ＩＬ３、第４無機膜ＩＬ４、容量絶縁膜１３は、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。第１有機膜１１、第２有機膜１２は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。
第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。表示領域ＤＡにおいて、遮光層ＢＭが位置しない領域が画素の開口部ＯＰに相当する。カラーフィルタＣＦは、画素電極ＰＥと対向する位置に配置され、その一部が遮光層ＢＭに重なっている。カラーフィルタＣＦは、赤色のカラーフィルタＣＦＲ、緑色のカラーフィルタＣＦＧ、青色のカラーフィルタＣＦＢを有している。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって接着されている。液晶層ＬＣは、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
偏光板ＰＬ１を含む第１光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む第２光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。
このような表示パネルＰＮＬにおいては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及び配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２を透過し、明表示となる。
図４は、非表示領域ＮＤＡの第１薄膜トランジスタＴＲ１と、表示領域ＤＡの第２薄膜トランジスタＴＲ２を示す断面図である。第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２は何れもトップゲートである。
ここで、第１無機膜ＩＬ１と第２無機膜ＩＬ２を合わせて第１無機積層膜ＬＦ１とする。また、第３無機膜ＩＬ３と第４無機膜ＩＬ４を合わせて第２無機積層膜ＬＦ２とする。
まず、非表示領域ＮＤＡに着目して第１薄膜トランジスタＴＲ１の構成について説明する。第１薄膜トランジスタＴＲ１は、ポリシリコン半導体層ＰＳＣと、ポリシリコン半導体層ＰＳＣの上に位置する第１ゲート電極ＧＥ１と、電極ＥＬ１１、ＥＬ１２と、を有している。ポリシリコン半導体層ＰＳＣは、アンダーコート層ＵＣの上に位置し、第１ゲート絶縁膜ＧＩ１によって覆われている。アンダーコート層ＵＣは、例えば、ＳｉＯとＳｉＮの２層から形成されている。アンダーコート層ＵＣは、絶縁基板１０のガラスに含まれる不純物がポリシリコン半導体層ＰＳＣを汚染することを防止する。第１ゲート絶縁膜ＧＩ１は、ポリシリコン半導体層ＰＳＣと第１ゲート電極ＧＥ１との間にも位置している。第１ゲート絶縁膜ＧＩ１は、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いて形成されている。第１ゲート電極ＧＥ１は、第１無機膜ＩＬ１によって覆われている。第１ゲート電極ＧＥ１は、図２に示したゲート線Ｇ１１と一体的に形成されている。電極ＥＬ１１、ＥＬ１２は、第４無機膜ＩＬ４の上に位置し、コンタクトホールＣＨ１１、ＣＨ１２を介してポリシリコン半導体層ＰＳＣと電気的に接続されている。コンタクトホールＣＨ１１、ＣＨ１２は、ポリシリコン半導体層ＰＳＣに重なり、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２をポリシリコン半導体層ＰＳＣまで貫通している。
次に、表示領域ＤＡに着目して第２薄膜トランジスタＴＲ２の構成について説明する。第２薄膜トランジスタＴＲ２は、酸化物半導体層ＯＳＣと、酸化物半導体層ＯＳＣの上に位置する第２ゲート電極ＧＥ２と、ソース・ドレイン電極ＥＬ２１、ＥＬ２２と、を有している。遮光膜ＬＳは、第１ゲート絶縁膜ＧＩ１の上に位置し、第１無機膜ＩＬ１によって覆われている。遮光膜ＬＳは、酸化物半導体層ＯＳＣの下に位置している。そのため、酸化物半導体層ＯＳＣが照明装置からの光に晒されるのを抑制し、酸化物半導体層ＯＳＣに光電流が流れるのを抑制することができる。また、遮光膜ＬＳは、第１ゲート電極ＧＥ１と同層に位置し、同一材料によって形成されている。
酸化物半導体層ＯＳＣとしては、例えば、ＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。ＴＡＯＳとしては、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等やこれらの組み合わせが用いられる。
第１無機膜ＩＬ１は、遮光膜ＬＳ及び第１ゲート絶縁膜ＧＩ１に接している。第２無機膜ＩＬ２は、第１無機膜ＩＬ１に積層され、酸化物半導体層ＯＳＣに接している。第１無機膜ＩＬ１は、例えば、ＳｉＮによって形成されている。第２無機膜ＩＬ２は、例えば、ＳｉＯによって形成されている。第１無機積層膜ＬＦ１は、酸化物半導体層ＯＳＣのチャネル部の水素吸着によるＴＦＴ閾値マイナスシフトを回避するため、下の無機膜をＳｉＮ、上の無機膜をＳｉＯとすることが望ましい。また、薄膜干渉の観点から、第１無機膜ＩＬ１は、ＳｉＮの代わりに、ＳｉＯＮによって形成されていても良い。第１無機膜ＩＬ１及び第２無機膜ＩＬ２の膜厚は、目的に応じて、どちらか一方がもう一方より厚くても良い。
第３無機膜ＩＬ３は、第２ゲート電極ＧＥ２及び第２ゲート絶縁膜ＧＩ２に接している。第４無機膜ＩＬ４は、第３無機膜ＩＬ３に積層されている。第３無機膜ＩＬ３は、例えば、ＳｉＮによって形成されている。第４無機膜ＩＬ４は、例えば、ＳｉＯによって形成されている。第２無機積層膜ＬＦ２は、酸化物半導体層ＯＳＣのチャネル部以外の低抵抗化のため、下の無機膜をＳｉＮ、上の無機膜をＳｉＯとすることが望ましい。また、薄膜干渉の観点から、第３無機膜ＩＬ３は、ＳｉＮの代わりに、ＳｉＯＮによって形成されていても良い。第３無機膜ＩＬ３及び第４無機膜ＩＬ４の膜厚は、目的に応じて、どちらか一方がもう一方より厚くても良い。
第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣと第２ゲート電極ＧＥ２との間にも位置している。すなわち、第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣ全体を覆っており、コンタクトホールＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２以外の領域にも形成されている。第２ゲート絶縁膜ＧＩ２は、図３に示すように、開口部ＯＰにも位置している。第２ゲート絶縁膜ＧＩ２は、第２無機膜ＩＬ２に接しているが、第２無機膜ＩＬ２と同様にＳｉＯによって形成されるため、互いに屈折率が等しく薄膜干渉に影響しにくい。
ソース・ドレイン電極ＥＬ２１、ＥＬ２２は、第４無機膜ＩＬ４の上に位置し、コンタクトホールＣＨ１、ＣＨ２を通じてそれぞれ保護電極１０１、１０２に接している。コンタクトホールＣＨ１、ＣＨ２は、酸化物半導体層ＯＳＣに重なり、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２を保護電極１０１、１０２まで貫通している。
第１有機膜１１は、電極ＥＬ１１、ＥＬ１２、ソース・ドレイン電極ＥＬ２１、ＥＬ２２を覆っている。画素電極ＰＥは、第１有機膜１１、第２有機膜１２、容量絶縁膜１３を貫通するコンタクトホールＣＨ３を通じてソース・ドレイン電極ＥＬ２１に接続されている。
本実施形態によれば、第２ゲート絶縁膜ＧＩ２は、第２ゲート電極ＧＥ２の下だけではなく、コンタクトホール以外の領域に一様に形成されている。そのため、酸化物半導体層ＯＳＣのインプランテーションにおいて、酸化物半導体層ＯＳＣを安定的に低抵抗化することができる。また、酸化物半導体層ＯＳＣに接する無機膜がＳｉＮである場合、酸化物半導体層ＯＳＣの水素を放出する恐れがある。第２ゲート絶縁膜ＧＩ２は、酸化物半導体層ＯＳＣに接し、ＳｉＯで形成されているため、酸化物半導体層ＯＳＣの水素の放出を抑制することができる。よって、酸化物半導体層ＯＳＣの特性の劣化を抑制することができる。第２無機膜ＩＬ２についても、酸化物半導体層ＯＳＣに接し、ＳｉＯで形成されているため同様である。
なお、このとき、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２の膜厚の総和は、第１無機積層膜ＬＦ１及び第２無機積層膜ＬＦ２の膜厚の総和より小さいという関係が成り立っている。また、第１ゲート電極ＧＥ１より第１無機積層膜ＬＦ１の膜厚が大きく、第２ゲート電極ＧＥ２より第２無機積層膜ＬＦ２の膜厚が大きいことで、ゲート線及びゲート電極の絶縁性を確保できる。
［第２実施形態］
図５は、図２に示したＣ−Ｄ線における第１基板ＳＵＢ１を示す断面図である。
図２に示したように、酸化物半導体層ＯＳＣ及びゲート線Ｇ１１は、交差しているため、両者の間に容量が発生する。また、ゲート線Ｇ２１は、ソース線Ｓ１及びＳ２と交差しているため、ゲート線Ｇ２１とソース線Ｓ１との間、ゲート線Ｇ２１とソース線Ｓ２との間に容量が発生する。これらの容量が大きいと、画素駆動のための電力が増加してしまう恐れがある。
図５は、図２に示したＣ−Ｄ線における第１基板ＳＵＢ１を示す断面図である。
図２に示したように、酸化物半導体層ＯＳＣ及びゲート線Ｇ１１は、交差しているため、両者の間に容量が発生する。また、ゲート線Ｇ２１は、ソース線Ｓ１及びＳ２と交差しているため、ゲート線Ｇ２１とソース線Ｓ１との間、ゲート線Ｇ２１とソース線Ｓ２との間に容量が発生する。これらの容量が大きいと、画素駆動のための電力が増加してしまう恐れがある。
第２実施形態においては、酸化物半導体層ＯＳＣとゲート線Ｇ１１との間の容量を低減するために、第１無機積層膜ＬＦ１の膜厚Ｔ１を３００ｎｍ以上とする。また、ゲート線Ｇ２１とソース線Ｓ１との間、ゲート線Ｇ２１とソース線Ｓ２との間の容量を低減するために、第２無機積層膜ＬＦ２の膜厚Ｔ２を４００ｎｍ以上とする。容量を低減することで、ハイブリッド構造本来の電力削減効果を得ることができる。
［第３実施形態］
図６は、第１薄膜トランジスタＴＲ１のコンタクトホールＣＨ１１、ＣＨ１２及び第２薄膜トランジスタＴＲ２のコンタクトホールＣＨ１、ＣＨ２を形成する工程を示す断面図である。
図６は、第１薄膜トランジスタＴＲ１のコンタクトホールＣＨ１１、ＣＨ１２及び第２薄膜トランジスタＴＲ２のコンタクトホールＣＨ１、ＣＨ２を形成する工程を示す断面図である。
コンタクトホールＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２はドライエッチングによって同一工程で形成される。ドライエッチングは、ＣＦ系（ＣＦ４）、あるいは、ＣＨＦ系（ＣＨＦ３）のガスを用いて行われる。ドライエッチングの際に、酸化物半導体層ＯＳＣは、保護電極１０１、１０２によって保護されているので削られない。コンタクトホールＣＨ１１、ＣＨ１２は、第１ゲート絶縁膜ＧＩ１と、第１無機積層膜ＬＦ１と、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２を貫通し、コンタクトホールＣＨ１、ＣＨ２は、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２を貫通している。そのため、コンタクトホールＣＨ１１、ＣＨ１２は、コンタクトホールＣＨ１、ＣＨ２に対して、第１ゲート絶縁膜ＧＩ１と第１無機積層膜ＬＦ１の膜厚分だけ深く削られる。
コンタクトホールＣＨ１１、ＣＨ１２とコンタクトホールＣＨ１、ＣＨ２との間の深さの差により、コンタクトホールＣＨ１１、ＣＨ１２を削る間にコンタクトホールＣＨ１、ＣＨ２が削られすぎてしまう恐れがある。コンタクトホールＣＨ１、ＣＨ２が削られすぎることにより、ソース・ドレイン電極がコンタクトホールＣＨ１、ＣＨ２の形状に追従できずに断線したり、コンタクトホールＣＨ１、ＣＨ２のサイズに合わせたソース・ドレイン電極を形成しなければならないため、画素の開口率が低下してしまう恐れがある。また、開口率の低下に伴って照明装置の強度を強くしなければならず、消費電力が増加する場合がある。
第３実施形態によれば、コンタクトホールＣＨ１１、ＣＨ１２の深さと、コンタクトホールＣＨ１、ＣＨ２の深さの差分を減少させるために、第１無機積層膜ＬＦ１の膜厚Ｔ１が、第２無機積層膜ＬＦ２の膜厚Ｔ２より薄く形成されている。より具体的には、第１無機積層膜ＬＦ１の膜厚は、５００ｎｍ以下である。さらに、コンタクトホールＣＨ１１、ＣＨ１２の加工しやすさを確保するため、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２の膜厚の総和は、１１００ｎｍ以下である。
また、第１無機積層膜ＬＦ１のエッチング速度がより速いことが望ましい。フッ素系ドライエッチングではＳｉＯよりもＳｉＮの方がエッチング速度が早い。そのため、第１無機積層膜ＬＦ１において、ＳｉＮの膜厚がＳｉＯの膜厚より大きい関係を満たすものが望ましい。本実施形態では、第１無機膜ＩＬ１はＳｉＮであり、第２無機膜ＩＬ２はＳｉＯであるため、第１無機膜ＩＬ１の膜厚Ｔ１１が第２無機膜ＩＬ２の膜厚Ｔ１２より大きく形成される。よって、コンタクトホールＣＨ１、ＣＨ２の過剰なエッチングを抑制することができる。したがって、ソース・ドレイン電極の断線や画素開口率の低下、消費電力の増加を抑制することができる。
［第４実施形態］
図７は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。
まず、ＬＴＰＳを用いたＴＦＴのみが表示装置に用いられる場合、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２は形成されない。Ｂａｓｅ Ｃａｓｅは、第２実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が３００ｎｍ以上、第２無機積層膜ＬＦ２の膜厚が４００ｎｍ以上を満たしている。さらに、Ｂａｓｅ Ｃａｓｅは、第３実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が５００ｎｍ以下、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２の膜厚の総和が１１００ｎｍ以下を満たしている。しかし、Ｂａｓｅ Ｃａｓｅは、ＬＴＰＳに比べて透過率Ｙが下がり、色度ｘ、ｙの値も変化している。なお、図７に示す第４実施形態においては、第２実施形態及び第３実施形態の膜厚条件を満たしていなくても良い。
図７は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。
まず、ＬＴＰＳを用いたＴＦＴのみが表示装置に用いられる場合、第２ゲート絶縁膜ＧＩ２と、第２無機積層膜ＬＦ２は形成されない。Ｂａｓｅ Ｃａｓｅは、第２実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が３００ｎｍ以上、第２無機積層膜ＬＦ２の膜厚が４００ｎｍ以上を満たしている。さらに、Ｂａｓｅ Ｃａｓｅは、第３実施形態の膜厚条件である第１無機積層膜ＬＦ１の膜厚が５００ｎｍ以下、第１ゲート絶縁膜ＧＩ１、第１無機積層膜ＬＦ１、第２ゲート絶縁膜ＧＩ２、第２無機積層膜ＬＦ２の膜厚の総和が１１００ｎｍ以下を満たしている。しかし、Ｂａｓｅ Ｃａｓｅは、ＬＴＰＳに比べて透過率Ｙが下がり、色度ｘ、ｙの値も変化している。なお、図７に示す第４実施形態においては、第２実施形態及び第３実施形態の膜厚条件を満たしていなくても良い。
図７においては、光学４σは、ｘが０．００６以下であることが望ましく、ｙが０．０１以下であることが望ましい。Ｃａｓｅ１、Ｃａｓｅ３、Ｃａｓｅ５、Ｃａｓｅ６、Ｃａｓｅ７がこれを満たしている。Ｃａｓｅ１は、Ｃａｓｅ６と比べて４σが良好であるが、光学ＴｙｐのｘがＬＴＰＳより０．００３小さいため使いづらいという難点がある。Ｃａｓｅ５及びＣａｓｅ７は、Ｃａｓｅ６よりＴｙｐ、４σとも劣っている。よって、Ｃａｓｅ３、Ｃａｓｅ６が光学ｔｙｐと光学４σの観点から最適である。
Ｃａｓｅ３、６のように膜厚を選べば、ＬＴＰＳに近い色度を保ったまま、ＬＴＰＳよりも透過率を向上することができる。ＬＴＰＳとＴＡＯＳを組み合わせた構造では、ＬＴＰＳのみの場合と比較して屈折率が異なる絶縁膜の積層数が多い。そのため、薄膜干渉によって透過率が低下する場合があり、照明装置の消費電力が増加する恐れがある。第３実施形態によれば、第１無機積層膜ＬＦ１の総厚、第２無機積層膜ＬＦ２の総厚、ＳｉＮとＳｉＯの膜厚比を変えることで光干渉を最適化し、光学特性を向上させることができる。
Ｃａｓｅ３の場合、第１無機膜ＩＬ１は２７５ｎｍであり、第２無機膜ＩＬ２は２２５ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より厚い。第１無機積層膜ＬＦ１の総厚は、５００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、９：１１である。すなわち、ＳｉＮは、ＳｉＯの約１．２倍の膜厚を有している。第３無機膜ＩＬ３は、１５０ｎｍであり、第４無機膜ＩＬ４は２５０ｎｍであり、第３無機膜ＩＬ３の膜厚は、第４無機膜ＩＬ４の膜厚より薄い。第２無機積層膜ＬＦ２の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：３である。すなわち、ＳｉＮは、ＳｉＯの０．６倍である。
また、Ｃａｓｅ６の場合、第１無機膜ＩＬ１は１５０ｎｍであり、第２無機膜ＩＬ２は２５０ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より薄い。第１無機積層膜ＬＦ１の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：３である。すなわち、ＳｉＮは、ＳｉＯの０．６倍の膜厚を有している。第２無機積層膜ＬＦ２の膜厚と、ＳｉＯとＳｉＮの膜厚比は、Ｃａｓｅ３と同様である。
なお、ＳｉＯとＳｉＮとの間の屈折率差より、ＳｉＯとＳｉＯＮとの間の屈折率差が小さいため、ＳｉＮをＳｉＯＮに変えることで、光干渉のさらなる最適化をしても良い。
図８は、表示装置のそれぞれの膜厚と光学特性を計測した結果を示す表である。
まず、光学４σの観点から、Ｂａｓｅ Ｃａｓｅ、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６が良い。Ｂａｓｅ Ｃａｓｅは、色度ずれ量Δｘｙが大きい。残りの、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６の中では、Ｃａｓｅ４が光学ｔｙｐと光学４σの観点から最適である。
まず、光学４σの観点から、Ｂａｓｅ Ｃａｓｅ、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６が良い。Ｂａｓｅ Ｃａｓｅは、色度ずれ量Δｘｙが大きい。残りの、Ｃａｓｅ２、Ｃａｓｅ３、Ｃａｓｅ４、Ｃａｓｅ６の中では、Ｃａｓｅ４が光学ｔｙｐと光学４σの観点から最適である。
Ｃａｓｅ４の場合、第１無機膜ＩＬ１は４２０ｎｍであり、第２無機膜ＩＬ２は１００ｎｍであり、第１無機膜ＩＬ１の膜厚は、第２無機膜ＩＬ２の膜厚より厚い。第１無機積層膜ＬＦ１の総厚は、５２０ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、５：２１である。すなわち、ＳｉＮは、ＳｉＯの４．２倍の膜厚を有している。第３無機膜ＩＬ３は、２８０ｎｍであり、第４無機膜ＩＬ４は１２０ｎｍであり、第３無機膜ＩＬ３の膜厚は、第４無機膜ＩＬ４の膜厚より厚い。第２無機積層膜ＬＦ２の総厚は、４００ｎｍであり、ＳｉＯとＳｉＮの膜厚比は、３：７である。すなわち、ＳｉＮは、ＳｉＯの約２．３倍である。
以上説明したように、第１乃至第４実施形態によれば、消費電力を小さくすることが可能な表示装置を得ることができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＤＳＰ…表示装置、ＤＡ…表示領域、ＮＤＡ…非表示領域、
ＰＳＣ…ポリシリコン半導体層、ＯＳＣ…酸化物半導体層、
ＧＥ１…第１ゲート電極、ＧＥ２…第２ゲート電極、
ＴＲ１…第１薄膜トランジスタ、ＴＲ２…第２薄膜トランジスタ、
ＧＩ１…第１ゲート絶縁膜、ＧＩ２…第２ゲート絶縁膜、ＬＳ…遮光膜、
ＬＦ１…第１無機積層膜、ＩＬ１…第１無機膜、ＩＬ２…第２無機膜、
ＬＦ２…第２無機積層膜、ＩＬ３…第３無機膜、ＩＬ４…第４無機膜、
ＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２…コンタクトホール。
ＰＳＣ…ポリシリコン半導体層、ＯＳＣ…酸化物半導体層、
ＧＥ１…第１ゲート電極、ＧＥ２…第２ゲート電極、
ＴＲ１…第１薄膜トランジスタ、ＴＲ２…第２薄膜トランジスタ、
ＧＩ１…第１ゲート絶縁膜、ＧＩ２…第２ゲート絶縁膜、ＬＳ…遮光膜、
ＬＦ１…第１無機積層膜、ＩＬ１…第１無機膜、ＩＬ２…第２無機膜、
ＬＦ２…第２無機積層膜、ＩＬ３…第３無機膜、ＩＬ４…第４無機膜、
ＣＨ１、ＣＨ２、ＣＨ１１、ＣＨ１２…コンタクトホール。
Claims (12)
- 画像を表示する表示領域と、前記表示領域を囲む非表示領域と、を有し、
ポリシリコン半導体層と、前記ポリシリコン半導体層の上に位置する第１ゲート電極と、を有し、前記非表示領域に位置する第１薄膜トランジスタと、
酸化物半導体層と、前記酸化物半導体層の上に位置する第２ゲート電極と、を有し、前記表示領域に位置する第２薄膜トランジスタと、
前記ポリシリコン半導体層と前記第１ゲート電極との間に位置する第１ゲート絶縁膜と、
前記酸化物半導体層と前記第２ゲート電極との間に位置する第２ゲート絶縁膜と、を備え、
前記第２ゲート絶縁膜は、前記酸化物半導体層全体を覆っている、表示装置。 - 前記酸化物半導体層の下に位置し、前記第１ゲート電極と同一材料によって形成された遮光膜と、
前記遮光膜及び前記第１ゲート絶縁膜に接する第１無機膜と、前記第１無機膜に積層され前記酸化物半導体層に接する第２無機膜と、を備える第１無機積層膜と、
前記第２ゲート電極及び前記第２ゲート絶縁膜に接する第３無機膜と、前記第３無機膜に積層された第４無機膜と、を備える第２無機積層膜と、
前記第１ゲート絶縁膜、前記第１無機積層膜、前記第２ゲート絶縁膜、前記第２無機積層膜を貫通し、前記ポリシリコン半導体層に重なる第１コンタクトホールと、
前記第２ゲート絶縁膜、前記第２無機積層膜を貫通し、前記酸化物半導体層に重なる第２コンタクトホールと、を備える、請求項１に記載の表示装置。 - 前記第１無機積層膜の膜厚は、前記第２無機積層膜の膜厚より薄い、請求項２に記載の表示装置。
- 前記第１無機膜は、前記第２無機膜より厚い、請求項２又は３に記載の表示装置。
- 前記第１無機膜は、前記第２無機膜より薄い、請求項２又は３に記載の表示装置。
- 前記第１無機膜は、ＳｉＯＮによって形成され、
前記第２無機膜は、ＳｉＯによって形成される、請求項２乃至５の何れか１項に記載の表示装置。 - 前記第３無機膜は、前記第４無機膜より厚い、請求項２乃至６の何れか１項に記載の表示装置。
- 前記第３無機膜は、前記第４無機膜より薄い、請求項２乃至６の何れか１項に記載の表示装置。
- 前記第３無機膜は、ＳｉＯＮによって形成され、
前記第４無機膜は、ＳｉＯによって形成される、請求項２乃至８の何れか１項に記載の表示装置。 - 前記第１無機積層膜の膜厚は、３００ｎｍ以上であり、
前記第２無機積層膜の膜厚は、４００ｎｍ以上である、請求項２乃至９の何れか１項に記載の表示装置。 - 前記第１無機積層膜の膜厚は、５００ｎｍ以下であり、
前記第１ゲート絶縁膜、前記第１無機積層膜、前記第２ゲート絶縁膜、前記第２無機積層膜の膜厚の総和は、１１００ｎｍ以下である、請求項２乃至１０の何れか１項に記載の表示装置。 - 前記第２ゲート絶縁膜は、前記第２無機膜に接し、
前記第２ゲート絶縁膜及び前記第２無機膜は、ＳｉＯによって形成される、請求項２乃至１１の何れか１項に記載の表示装置。
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