JP2018195747A - 半導体装置及び表示装置 - Google Patents

Abstract

【課題】複数種の半導体素子が三次元に配置される半導体装置において、各種の半導体素子の特性を両立させることを目的の一つとする。【解決手段】半導体装置は、シリコン半導体層とシリコン半導体層と重なる領域を含む第１ゲート電極とを含む第１トランジスタと、酸化物半導体層と酸化物半導体層と重なる領域を含む第２ゲート電極とを含む第２トランジスタと、を有し、シリコン半導体層と酸化物半導体層との間に水素濃度が６×１０20ａｔｍｓ／ｃｍ3以下の酸化シリコン膜を有する。【選択図】図１

Description

本発明の一実施形態は、複数種の半導体素子が三次元に配置される装置の構造に関する。

非晶質シリコン及び多結晶シリコンは構造の乱れによって多くの未結合手を含み、それが欠陥（「ダンクリングボンド」とも呼ばれる。）となってトランジスタ等の特性に影響を与える。しかし、そのような未結合手は水素により終端が可能であり、水素によって欠陥を補償できることが知られている。そのため、多結晶シリコン膜にチャネルが形成されるトランジスタの製造工程には、多結晶シリコン膜の水素化をする工程が含まれている。

一方、酸化物半導体膜にチャネルが形成されるトランジスタは水素の影響を受けて特性が変動することが知られている。そのため、酸化物半導体膜を用いたトランジスタでは、特性変動を抑制するために工夫がされている。例えば、閾値電圧の変動を抑制するために、保護絶縁膜の水素分子の放出量を所定値以下にした、酸化物半導体を用いた薄膜トランジスタが開示されている（例えば、特許文献１参照。）。また、水素を含むアンダーコート層と、酸化物半導体層のチャネル領域との間に水素ブロック層を設けた、酸化物半導体を用いたトランジスタが開示されている（例えば、特許文献２参照。）

特開２０１５−１２２３４４号公報 特開２０１６−１００５２１号公報

本発明の一実施形態は、複数種の半導体素子が三次元に配置される半導体装置において、各種の半導体素子の特性を両立させることを目的の一つとする。例えば、シリコン半導体でチャネルが形成されるトランジスタと、酸化物半導体にチャネルが形成されるトランジスタとで、双方のトランジスタの特性が両立させることを目的の一つとする。

本発明の一実施形態に係る半導体装置は、シリコン半導体層とシリコン半導体層と重なる領域を含む第１ゲート電極とを含む第１トランジスタと、酸化物半導体層と酸化物半導体層と重なる領域を含む第２ゲート電極とを含む第２トランジスタと、を有し、シリコン半導体層と酸化物半導体層との間に水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜を有する。

本発明の一実施形態に係る表示装置は、基板上に複数の画素が配列する表示部と表示部の外側に配置された駆動回路部とを備え、駆動回路部はシリコン半導体層とシリコン半導体層と重なる領域を含む第１ゲート電極とを含む第１トランジスタを有し、表示部における複数の画素のそれぞれは酸化物半導体層と酸化物半導体層と重なる領域を含む第２ゲート電極とを含む第２トランジスタを有し、シリコン半導体層と、酸化物半導体層との間に水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜が駆動回路部と表示部とに亘って設けられている。

本発明の一実施形態に係る表示装置は、基板上に複数の画素が配列する表示部と表示部の外側に配置された駆動回路部と、を備え、表示部における複数の画素のそれぞれは、シリコン半導体層とシリコン半導体層と重なる領域を含む第１ゲート電極とを含む第１トランジスタと、酸化物半導体層と酸化物半導体層と重なる領域を含む第２ゲート電極とを含む第２トランジスタと、を有し、シリコン半導体層と酸化物半導体層との間に水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜が表示部に設けられている。

本発明の一実施形態に係る半導体装置の構成を示す図である。 本発明の一実施形態に係る半導体装置の製造工程を示す図である。 本発明の一実施形態に係る半導体装置の製造工程を示す図である。 本発明の一実施形態に係る半導体装置の構成を示す図である。 本発明の一実施形態に係る表示装置の構成を示す図である。 本発明の一実施形態に係る半導体装置の構成を示す断面図である。 本発明の一実施形態に係る表示装置の構成を示す図である。 本発明の一実施形態に係る半導体装置の画素の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の画素の構成を示す断面図である。 本発明の一実施形態に係る酸化シリコン膜の特性を示し、二次イオン質量分析により測定された結果を示すグラフである。 酸化シリコン膜の特性を示し、二次イオン質量分析により測定された結果を示すグラフである。 本発明の一実施形態に係るトランジスタの特性を示し、（Ａ）はバイアスストレス試験を行った素子のＶｇ−Ｉｄ特性の変化を示し、（Ｂ）は閾値電圧の変動量を示す。 本発明の一実施形態に係るトランジスタの特性を示し、（Ａ）はバイアスストレス試験を行った素子のＶｇ−Ｉｄ特性の変化を示し、（Ｂ）は閾値電圧の変動量を示すグラフである。 トランジスタの特性を示し、（Ａ）はバイアスストレス試験を行った素子のＶｇ−Ｉｄ特性の変化を示し、（Ｂ）は閾値電圧の変動量を示すグラフである。 トランジスタの特性を示し、（Ａ）はバイアスストレス試験を行った素子のＶｇ−Ｉｄ特性の変化を示し、（Ｂ）は閾値電圧の変動量を示すグラフである。 本発明の一実施形態に係るトランジスタの特性を示し、酸化シリコン膜の水素濃度と閾値電圧の変動量との関係を示す。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。

なお、以下に述べる実施形態において、ある構成要素の「上に」、又はある構成要素の「上方に」若しくは「上層に」というときは、基板（第１基板という場合もある。）の第１面を基準として、この面から積み上げられる方向を指すものする。また、ある構成要素の「下に」、又はある構成要素の「下方に」若しくは「下層に」という場合は、基板（第１基板という場合もある。）の第１面にある特定の構成要素に対して、相対的に当該第１面側に配置される方向を指すものとする。

本発明において半導体装置とは、絶縁表面を有する基板上に、トランジスタ等の素子を複数個配置され、それらの素子と電気的に接続される配線が設けられた装置を含むものとする。

以下に述べる実施形態において、特に断りのない限り、第１半導体層１１０はシリコン半導体により形成され、第２半導体層１２２は酸化物半導体により形成されるものとする。例えば、第１半導体層１１０は、周期律表第１４族に属するシリコン及びゲルマニウムの一方又は双方の元素を含む所謂テトラヘドラル系半導体材料で形成され、好ましくは多結晶シリコン膜で形成される。また、第２半導体層１２２は、半導体特性を有する金属酸化物であり、すなわち酸化物半導体層であるものとする。酸化物半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と酸素とを含む。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＧａＺｎＯ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＳｎＺｎＯ）、インジウム（Ｉｎ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＺｒＺｎＯ）、インジウム（Ｉｎ）、ハフニウム（Ｈｆ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＨｆＺｎＯ）等が適用される。

第１実施形態：
本発明の一実施形態に係る半導体装置の構造を、図１を参照し、その製造工程を図２（Ａ）、（Ｂ）及び図３（Ａ）、（Ｂ）を参照して説明する。

（１）半導体装置の構成
本実施形態に係る半導体装置１００ａの構成を図１に示す。半導体装置１００ａは第１トランジスタ１０２、第２トランジスタ１０４ａを含む。第１トランジスタ１０２は第１半導体層１１０及び第１ゲート電極１１４を含み、第１半導体層１１０が第１ゲート電極１１４と重なる領域にチャネル領域が形成される。第２トランジスタ１０４ａは第２半導体層及び第２ゲート電極１１６を含み、第２半導体層１２２が第２ゲート電極１１６と重なる領域にチャネル領域が形成される。第１半導体層１１０と第２半導体層１２２とには異なる半導体材料が適用される。すなわち、本実施形態に係る半導体装置１００ａは、トランジスタのチャネル領域を形成する半導体材料が異なる少なくとも２種類のトランジスタを含んで構成される。また、トランジスタの構造から見れば、第１トランジスタ１０２は第１半導体層１１０の上層に第１ゲート電極１１４が配置されたトップゲート型の構造を有し、第２トランジスタ１０４ｂは第２半導体層１２２の下層側に第２ゲート電極１１６が設けられたボトムゲート型の構造を有する。

第１トランジスタ１０２と第２トランジスタ１０４ａとの間には、絶縁性の酸化膜が介在している。別言すれば、第１半導体層１１０と第２半導体層１２２との間には、絶縁性の酸化膜が介在している。絶縁性の酸化膜としては、酸化シリコン膜が適用される。図１においては、第４絶縁層１２０がこの酸化シリコン膜に該当する。

酸化シリコン膜は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む原料ガスを用い、グロー放電プラズマを援用して解離させ、基板上に堆積させるプラズマ援助化学気相成長法（Plasma enhanced Chemical Vapor Deposition method）により作製される（以下、「プラズマＣＶＤ」ともいう。）。原料ガスとしては、シラン（ＳｉＨ₄）、亜酸化窒素（Ｎ₂Ｏ）、オルトケイ酸テトラエチル（Tetraethyl orthosilicate：ＴＥＯＳ）などが適宜用いられる。プラズマＣＶＤ法で作製される酸化シリコン膜は、水素が含まれることが知られている。従来において、シラン（ＳｉＨ₄）及び亜酸化窒素（Ｎ₂Ｏ）を原料ガスとして用いて作製される酸化シリコン膜においても、水素濃度は５×１０²¹ａｔｍｓ／ｃｍ³以上であるとされている。

これに対し、本実施形態において、第４絶縁層１２０として用いられる酸化シリコン膜は、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下、好ましくは５×１０²⁰ａｔｍｓ／ｃｍ³以下であるものが適用される。このような本実施形態に係る酸化シリコン膜は、従来の酸化シリコン膜に比べて水素濃度が低減されている。このように低水素化された酸化シリコン膜を用いることで、第２半導体層１２２への水素の影響が低減される。これにより、第２半導体層１２２にチャネル領域が形成される第２トランジスタ１０４ａの特性を安定化させている。

本実施形態に係る半導体装置１００ａは、第１半導体層１１０、第２半導体層１２２及び低水素化された酸化シリコン膜で成る第４絶縁層１２０を含む複数の層で構成される。次に、半導体装置１００ａの各層の構成を、図１を参照して説明する。

第１基板１０６は第１面と第１面に対向する第２面を有し、第１面に複数の層が積層されている。第１基板１０６は、絶縁表面を有する基板が適用される。第１基板１０６としては、例えば、ガラス基板、石英基板、絶縁膜が形成された半導体基板（例えば、絶縁膜が形成されたシリコン基板）が適用される。また、ガラス基板の表面に、ポリイミド等の樹脂膜が設けられた基板を適用することも可能である。樹脂膜が設けられる場合、第１基板１０６の第１面は当該樹脂膜が設けられた面が該当する。

第１基板１０６の第１面に第１絶縁層１０８が設けられる。第１絶縁層１０８は、ベースコート層又は下地層ともよばれる。第１絶縁層１０８は、酸化シリコン膜、窒化シリコン膜で構成される。図１は、第１絶縁層１０８が単層である場合を示すが、本実施例はこれに限定されず、窒化シリコン膜と酸化シリコン膜とが積層された構造を有していてもよい。なお、第１絶縁層１０８は、省略されていてもよい。

第１絶縁層１０８の上に第１半導体層１１０が設けられる。第１半導体層１１０は、第１トランジスタ１０２の配置に対応して、島状に区画して設けられる。第１絶縁層１０８の上には、第１トランジスタ１０２と同じ構造のトランジスタが複数個含まれるが、第１半導体層１１０は島状に成形され、各トランジスタの配置に対応して個々に設けられる。

第１半導体層１１０の上方には第２絶縁層１１２が配置される。第２絶縁層１１２は、第１トランジスタ１０２及び第２トランジスタ１０４ａが配置される領域の略全面に亘って設けられる。第１半導体層１１０は、第２絶縁層１１２によって上面及び側面が覆われる。第２絶縁層１１２は、第１トランジスタ１０２において、ゲート絶縁膜として機能する層である。第２絶縁層１１２は、酸化シリコン膜、窒化シリコン膜及び酸窒化シリコン膜等のシリコン系の絶縁膜によって形成される。

第１ゲート電極１１４は、第２絶縁層１１２の上に設けられる。第１ゲート電極１１４は、少なくとも一部の領域が第１半導体層１１０と重畳するように配置される。第１ゲート電極１１４の材質に限定はないが、例えば、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン−タングステン（Ｍｏ−Ｗ）合金、アルミニウム（Ａｌ）等の金属材料で形成される。第１半導体層１１０は、第２絶縁層１１２を介して第１ゲート電極１１４と重畳する領域にチャネル領域１３１が形成される。また、第１半導体層１１０は、チャネル領域１３１の外側に一導電型（ｐ型又はｎ型）を付与する不純物元素が添加されたソース・ドレイン領域１３０ａ、１３０ｂが設けられる。

第２ゲート電極１１６は、第１ゲート電極１１４と同じ金属材料によって形成される。第２ゲート電極１１６は、第２トランジスタ１０４ａが配置される領域において、第２絶縁層１１２の上に設けられる。

第１ゲート電極１１４及び第２ゲート電極１１６の上方には、第３絶縁層１１８が設けられる。第３絶縁層１１８は、第１トランジスタ１０２及び第２トランジスタ１０４ａが配置される領域に亘って設けられる。第３絶縁層１１８は、第１ゲート電極１１４及び第２ゲート電極１１６の上面及び側面を覆うように設けられる。第３絶縁層１１８は、水素を含有する絶縁層であってもよい。例えば、第３絶縁層１１８は、窒化シリコン膜で形成される。この場合、窒化シリコン膜には、１×１０²²ａｔｍｓ／ｃｍ³〜３×１０²²ａｔｍｓ／ｃｍ³の濃度で水素が含まれていてもよい。このような窒化シリコン膜は、シラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）、窒素（Ｎ₂）を原料ガスとして、プラズマＣＶＤ法によって作製することができる。

窒化シリコン膜は、３５０℃〜５００℃、例えば、４００℃の熱処理によって膜中に含まれる水素が放出される。第３絶縁層１１８として窒化シリコン膜を用いることで、第１半導体層１１０の水素化を図ることが可能となる。すなわち、窒化シリコン膜が熱処理によって水素を放出する特性を利用して、第１半導体層１１０として設けられた多結晶シリコン膜の水素化を図ることが可能となる。多結晶シリコン膜は、水素によって欠陥が補償される。この水素化の処理は、第１トランジスタ１０２の特性を向上させるために利用される。

第３絶縁層１１８の上方に第４絶縁層１２０が配置される。第４絶縁層１２０は前述のとおり、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下、好ましくは５×１０²⁰ａｔｍｓ／ｃｍ³以下であるもの酸化シリコン膜が適用される。第４絶縁層１２０の水素濃度は、相対的に第３絶縁層１１８の水素濃度より低減されている。このような第４絶縁層１２０は、第１トランジスタ１０２及び第２トランジスタ１０４ａが配置される領域の略全体に亘って設けられる。

第４絶縁層１２０の上には、第２半導体層１２２が設けられる。第２半導体層１２２は、第１半導体層１１０と同様に島状に区画されて配置される。このような第２半導体層１２２は、第２ゲート電極１１６と少なくとも一部の領域が重畳するように配置される。第２半導体層１２２と第２ゲート電極１１６との間には、第３絶縁層１１８及び第４絶縁層１２０が介在する。第３絶縁層１１８及び第４絶縁層１２０は、第２トランジスタ１０４ａのゲート絶縁膜として機能する絶縁層である。第２半導体層１２２は、第３絶縁層１１８及び第４絶縁層１２０を介して第２ゲート電極１１６と重なる領域にチャネル領域が形成される。

第２半導体層１２２は第４絶縁層１２０と接して設けられる。また、第２半導体層１２２は、第４絶縁層１２０が介在することにより、第３絶縁層１１８から離隔されて配置される。すなわち、酸化物半導体層は、水素を含む窒化シリコン膜との間に低水素化された酸化シリコン膜が介在することにより、水素の影響が直接的に及ばないようにされている。第３絶縁層１１８としての窒化シリコン膜は、水素を含み、加熱処理により水素を放出する特性を有するため、第１半導体層１１０としての多結晶シリコン膜の水素化に有用である。一方、酸化物半導体は、水素によって電気伝導度が変動する（電気伝導度が高くなる）ため、加熱処理により水素を放出する特性を有する窒化シリコン膜が近接することが好ましくないといえる。しかしながら、本実施形態は、酸化物半導体と窒化シリコン膜との間に、窒化シリコン膜よりも低水素化された酸化シリコン膜が介在することで、窒化シリコン膜に含まれる水素が酸化物半導体へ悪影響が及ばないようにされている。

別言すれば、低水素化された酸化シリコン膜は、直接的に酸化物半導体層の特性に影響を与えない膜であり、間接的に下層に配置される窒化シリコン膜から放出される水素の影響を防いでいる。

このように、本実施形態では、水素を含み、かつ所定の温度で水素を放出する特性を有する第３絶縁層１１８を第１半導体層１１０の側に設けることで、第１半導体層１１０の水素化を可能とし、それにより第１トランジスタ１０２の特性が向上するようにした積層構造を有している。また、低水素化された第４絶縁層１２０（第３絶縁層１１８よりも水素濃度の低い絶縁層）を第２半導体層１２２の側に配置することで、第２トランジスタ１０４ａに対して水素による悪影響が及ばない積層構造を有している。

ソース・ドレイン電極１３２ａ、１３２ｂは第２半導体層１２２に接して設けられる。ソース・ドレイン電極１３２ａ、１３２ｂは、第２半導体層１２２の上面から側面に接するように設けられる。このようなソース・ドレイン電極１３２ａ、１３２ｂは、金属材料で形成される。例えば、ソース・ドレイン電極１３２ａ、１３２ｂは、アルミニウム（Ａｌ）膜の上層側及び下層側にチタン（Ｔｉ）膜を設けた積層構造を有する。第２トランジスタ１０４ａは、ソース・ドレイン電極１３２ａ、１３２ｂと接する領域が、実質的にソース領域及びドレイン領域として機能する。

ソース・ドレイン電極１３２ａ、１３２ｂの上方には、第５絶縁層１２４及び第６絶縁層１２６が設けられる。第５絶縁層１２４は第２半導体層１２２において、ソース・ドレイン電極１３２ａ、１３２ｂが設けられていない領域と接するように設けられる。第５絶縁層１２４は、例えば、酸化シリコン膜で形成される。この場合、酸化シリコン膜は、熱処理により酸素を放出する特性を有していることが望ましい。酸化シリコン膜は、化学量論的組成比からずれる過剰な酸素を含んでいることが好ましく、過剰な酸素は格子間に含まれていてもよい。

第２半導体層１２２は、このような第５絶縁層１２４と接して設けられることで、酸素欠損が補償される。すなわち、酸化物半導体層に酸素欠損による欠陥が含まれていても、酸素を過剰に含む酸化シリコン膜から酸素が供給されることで、当該欠陥が補償される。酸化物半導体において酸素欠損はドナーを生成すると考えられるが、このような酸素欠損に酸素が供給されて欠陥が補償されることで、酸化物半導体のｎ型化が抑制される。これにより、第２トランジスタ１０４ａは、閾値電圧の変動が抑制され、特性ばらつきも低減する。

第５絶縁層１２４の上方に配置される第６絶縁層１２６は、窒化シリコン膜で形成される。窒化シリコン膜は、酸化シリコン膜に比べて緻密であり、水蒸気（水分）やアルカリ金属（Ｎａ等）の拡散を防ぐことができる。第６絶縁層１２６はパッシベーションとして設けられている。

第６絶縁層１２６の上方には第７絶縁層１２８が設けられる。第７絶縁層１２８は、平坦化膜として設けられる。第７絶縁層１２８は、例えば、酸化シリコン膜を第６絶縁層１２６の上に堆積した後、異方性エッチングによりエッチバックすることで平坦化処理がされた絶縁層であってもよい。また、アクリル、ポリイミド、エポキシ等の有機樹脂材料を塗布した後、塗布された溶液の流動性を利用して平坦化（レベリング）された絶縁膜であってもよい。

第７絶縁層１２８の上に、第１トランジスタ１０２のソース・ドレイン領域１３０ａ、１３０ｂと電気的に接続される第１配線１３４ａ、第２配線１３４ｂが設けられ、第２トランジスタ１０４ａのソース・ドレイン電極１３２ａ、１３２ｂと電気的に接続される、第３配線１３４ｃ、第４配線１３４ｄが設けられる。第１配線１３４ａ、第２配線１３４ｂ、第３配線１３４ｃ及び第４配線ｐｄは、それぞれ、第１乃至第７絶縁層を貫通するコンタクトホールによって、第１トランジスタ１０２及び第２トランジスタ１０４ａの、それぞれのソース・ドレイン領域と電気的に接続される。この場合、当該コンタクトホールには、タングステン（Ｗ）等の金属材料で形成される導電性のプラグが形成されていてもよい。

このように、本実施形態に係る半導体装置１００ａによれば、窒化シリコン膜に対して相対的に水素濃度が低減された酸化シリコン膜でなる絶縁層を、第１半導体層１１０としてのシリコン半導体層と、第２半導体層１２２としての酸化物半導体層との間に設けることで、酸化物半導体層に対する水素の影響を低減することが可能となる。それにより、酸化物半導体層をチャネル領域とする第２トランジスタ１０４ａの特性変動（例えば、閾値電圧の変動）を抑制することができる。なお、本実施形態では、第４絶縁層１２０として酸化シリコン膜が適用される一例を示すが、本発明はこれに限定されず、酸窒化シリコン膜（窒素を含む酸化シリコン膜）、酸化アルミニウム膜等の酸化膜であってもよい。

（２）酸化シリコン膜について
第４絶縁層１２０として適用される酸化シリコン膜の作製方法と、それにより得られた膜の特性について説明する。以下の説明において、「試料１」は本実施形態に係る酸化シリコン膜であり、「試料２」は試料１と比較のために作製された酸化シリコン膜である。

表１に、試料１、試料２及び試料３の主な成膜条件を示す。試料１、試料２及び試料３はプラズマＣＶＤ法によって作製され、グロー放電プラズマを生成する高周波電源の周波数は２７ＭＨｚである。試料１及び試料２は、シラン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）を用いて作製される。試料１と試料２の成膜条件の主な違いは、基板温度、電力密度、シラン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）の流量比である。その結果、表１で示すように試料１は試料２に比べて成膜速度が低くなっている。

試料１及び試料２の水素濃度を、二次イオン質量分析法により評価した。測定では、一次イオンとしてセシウム（Ｃｅ）イオンを用い、二次イオンとして質量数１の水素を検出した。

図１０は、試料１の測定結果を示す。図１０で示すグラフは、横軸に試料の膜表面からの深さ、縦軸に水素濃度の定量値を示す。試料１は、ガラス基板上に非晶質シリコン膜を設け、その上に表１に示す条件で約１１０ｎｍの酸化シリコン膜が形成された構造を有する。図１０で示すグラフより、試料１は膜表面から４０ｎｍ〜１００ｎｍの範囲において、水素濃度が４．３×１０²⁰〜４．８×１０²⁰ａｔｍｓ／ｃｍ³の範囲で分布しており、平均すると水素濃度は４．６×１０²⁰ａｔｍｓ／ｃｍ³となっている。

図１１は、試料２の測定結果を示す。図１０で示すグラフより、試料２は膜表面から６０ｎｍ〜３６０ｎｍの範囲において、水素濃度が６．４×１０²⁰〜６．６×１０²⁰ａｔｍｓ／ｃｍ³の範囲で分布しており、平均すると水素濃度は６．４×１０²⁰ａｔｍｓ／ｃｍ³となっている。

図１０及び図１１の結果から明らかなように、本実施形態に係る試料１の水素濃度は、試料２に比べて低くなっている。次に、このような水素濃度の違いが、トランジスタ特性に与える影響を評価した結果を示す。

図１で示す第２トランジスタと同じ構造の試料において、酸化物半導体層の下地に当たる酸化シリコン膜の水素濃度が、トランジスタの閾値電圧に及ぼす影響をバイアスストレス試験によって評価した。

評価に用いたトランジスタは、チャネル長が６μｍ、チャネル幅が６μｍであり、ストレス条件としてゲート電圧を３０Ｖ、ドレイン電圧を０Ｖ印加した。そして、０秒、１００秒、５００秒、１０００秒、１５００秒、２０００秒、３６００秒間バイアスを印加した場合における閾値電圧の変化を、ゲート電圧対ドレイン電流特性（Ｖｇ−Ｉｄ特性）から評価した。

図１２（Ａ）は、酸化シリコン膜の水素濃度が４．６×１０²⁰ａｔｍｓ／ｃｍ³の試料におけるＶｇ−Ｉｄ特性の変化を示し、同図（Ｂ）は、閾値電圧の初期値からの変動量をプロットしたグラフを示す。図１３（Ａ）及び（Ｂ）は同様に、酸化シリコン膜の水素濃度が５．１×１０²⁰ａｔｍｓ／ｃｍ³の試料における特性を示し、図１４（Ａ）及び（Ｂ）は同様に、酸化シリコン膜の水素濃度が６．４×１０²⁰ａｔｍｓ／ｃｍ³の試料における特性を示し、図１５（Ａ）及び（Ｂ）は同様に、酸化シリコン膜の水素濃度が６．８×１０²⁰ａｔｍｓ／ｃｍ³の試料における特性を示す。

図１２（Ｂ）より、酸化シリコン膜の水素濃度が４．６×１０²⁰ａｔｍｓ／ｃｍ³の試料における閾値電圧の変動量は−３．３Ｖであり、図１３（Ｂ）より、酸化シリコン膜の水素濃度が５．１×１０²⁰ａｔｍｓ／ｃｍ³の試料における閾値電圧の変動量は−４．５Ｖであり、図１４（Ｂ）より、酸化シリコン膜の水素濃度が６．４×１０²⁰ａｔｍｓ／ｃｍ³の試料における閾値電圧の変動量は−１１．１Ｖであり、図１５（Ｂ）より、酸化シリコン膜の水素濃度が６．８×１０²⁰ａｔｍｓ／ｃｍ³の試料における閾値電圧の変動量は−１１．８Ｖとなっている。

図１６は、酸化シリコン膜の水素濃度に対する閾値電圧の変動量をプロットした結果をしめす。閾値電圧の変動量は、酸化シリコン膜の水素濃度と相関が認められる。図１６の結果より、例えば、閾値電圧の変動量を５．５Ｖ以下にするには、酸化シリコン膜の水素濃度を６．０×１０²⁰ａｔｍｓ／ｃｍ³以下にすべきであり、、閾値電圧の変動量を５．０Ｖ以下にするには、酸化シリコン膜の水素濃度を５．０×１０²⁰ａｔｍｓ／ｃｍ³以下にすべきであることが判る。

以上の結果より、第５絶縁層１２４としての酸化シリコン膜の水素濃度は、６．０×１０²⁰ａｔｍｓ／ｃｍ³以下、好ましくは５．０×１０²⁰ａｔｍｓ／ｃｍ³以下とすればよいといえる。

（３）半導体装置の製造方法
本実施形態に係る半導体装置１００ａの製造方法を図２（Ａ）、（Ｂ）、及び図３（Ａ）、（Ｂ）を参照して説明する。

図２（Ａ）は、第１絶縁層１０８の上に第１半導体層１１０、第２絶縁層１１２、第１ゲート電極１１４までが形成された段階を示す。第１絶縁層１０８は、窒化シリコン膜、酸化シリコン膜を用いて作製する。例えば、プラズマＣＶＤ法により、窒化シリコン膜と酸化シリコン膜を積層して第１絶縁層１０８を作製する。

第１半導体層１１０は、多結晶シリコン膜によって形成する。多結晶シリコン膜は、非晶質シリコン膜を結晶化することによって形成する。非晶質シリコン膜は、シラン（ＳｉＨ₄）ガスを用い、プラズマＣＶＤ法により作製する。非晶質シリコン膜はレーザ光を照射して結晶化させる。レーザ光としては、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、ＸｅＣｌエキシマレーザ（３０８ｎｍ）、ＸｅＦエキシマレーザ（３５１ｎｍ）、又はＹＡＧレーザの第２高調波（波長５３２ｎｍ）、第３高調波（波長３５５ｎｍ）等が適用される。

第２絶縁層１１２は、酸化シリコン膜、酸窒化シリコン膜により形成する。例えば、酸化シリコン膜は、プラズマＣＶＤ法により、オルトケイ酸テトラエチル（Tetraethyl orthosilicate：ＴＥＯＳ）を原料ガスとして用いて作製することができる。また、酸窒化シリコン膜は、プラズマＣＶＤ法により、ＳｉＨ₄とＮ₂Ｏを原料ガスとして用いて作製することができる。第２絶縁層１１２は、第１トランジスタ１０２及び第２トランジスタ１０４ａが形成される領域の略全面に亘って形成する。

第２絶縁層１１２の上に第１ゲート電極１１４及び第２ゲート電極１１６を形成する。第１ゲート電極１１４及び第２ゲート電極１１６は、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン−タングステン（Ｍｏ−Ｗ）合金、アルミニウム（Ａｌ）等の金属膜から作製する。このような金属膜はスパッタリング法により第２絶縁層１１２の上に形成する。第２絶縁層１１２の上に形成された金属膜を、第１トランジスタ１０２及び第２トランジスタ１０４ａの配置に合わせて、所定の形状にエッチングすることで、第１ゲート電極１１４及び第２ゲート電極１１６を作製する。

第１半導体層１１０のソース・ドレイン領域１３０ａ、１３０ｂに、一導電型の不純物元素を天下する。例えば、第１トランジスタ１０２が、ｎチャネル型である場合にはソース・ドレイン領域１３０ａ、１３０ｂにｎ型を付与する不純物元素としてリン（Ｐ）を添加し、ｐチャネル型である場合にはソース・ドレイン領域１３０ａ、１３０ｂにｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このような不純物元素の第１半導体層１１０への添加は、イオン注入法（又はイオンドーピング法）により行うことができる。

図２（Ｂ）に示すように、第２絶縁層１１２の上方には、第３絶縁層１１８を形成する。第３絶縁層１１８は、第１ゲート電極１１４を埋設するように形成する。第３絶縁層１１８は、窒化シリコン膜で形成することが好ましい。窒化シリコン膜としては、水素を１×１０²²ａｔｍｓ／ｃｍ³〜３×１０²²ａｔｍｓ／ｃｍ³の範囲で含む窒化シリコン膜を形成することが好ましい。このような窒化シリコン膜は、プラズマＣＶＤ法により、シラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）及び窒素（Ｎ₂）を反応ガスとして用いて作製することができる。窒化シリコン膜の堆積時における基板温度は、１５０℃〜３５０℃、好ましくは２００℃〜３００℃に設定することで、水素濃度の多い窒化シリコン膜を作製することができる。このような第３絶縁層１１８は、５０ｎｍ〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍの厚さで形成する。

第３絶縁層１１８を形成した後、加熱処理を行う。加熱処理は３５０℃〜５００℃、例えば、４００℃で行う。これにより、第３絶縁層１１８として形成された窒化シリコン膜から水素を放出させ、第１半導体層１１０の水素化を行うことができる。この水素化処理により、第１絶縁層１０８に含まれる欠陥が補償される。すなわち、多結晶シリコン膜に含まれる未結合手を、窒化シリコン膜から放出された水素で終端することで、多結晶シリコン膜の欠陥を補償することができる。このように、第１半導体層１１０に接して、水素を含み、かつ水素を放出する特性を有する第３絶縁層１１８を設けることにより、第１半導体層１１０の欠陥を補償することができる。それにより、第１トランジスタ１０２の特性を向上させることが可能となる。

図３（Ａ）に示すように、第３絶縁層１１８の上方に第４絶縁層１２０を形成する。第４絶縁層１２０は、酸化シリコン膜によって作製する。酸化シリコン膜は、例えば、シラン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）を原料ガスとして用い、プラズマＣＶＤ法により作製する。第４絶縁層１２０としての酸化シリコン膜は、第３絶縁層１１８で適用される窒化シリコン膜よりも相対的に水素濃度が低くなるように作製する。そのため、酸化シリコン膜の堆積時の基板温度は、３００℃〜４００℃、例えば３５０℃とすることが好ましい。また、原料ガスであるシラン（ＳｉＨ₄）の供給量を減少させ、その一方で投入電力密度を高めて成膜を行うことが好ましい。このような成膜条件は、供給律速の状態にあると考えられる。供給律速の状態では供給する原料ガスの量によって堆積速度の制御が可能となり、また基板温度を高くすることで、堆積表面に吸着する水素量を低減することができ、この両者の相乗効果によって酸化シリコン膜に含まれる水素濃度を低減されるように制御する。このように、プラズマＣＶＤ法による成膜条件として、シラン（ＳｉＨ₄）の供給量、基板温度、堆積速度（投入電力密度）を適宜設定することにより、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下、好ましくは５×１０²⁰ａｔｍｓ／ｃｍ³以下である酸化シリコン膜を作製することができる。第４絶縁層１２０は、５０ｎｍ〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍの厚さで作製する。

第４絶縁層１２０の上に、第２半導体層１２２を形成する。第２半導体層１２２として、酸化物半導体層をスパッタリング法により作製する。このとき、第２半導体層１２２の下地面である第４絶縁層１２０は、酸化シリコン膜であっても水素濃度が低減されているため、第２半導体層１２２への水素の影響が抑制される。第１半導体層１１０に対する水素化処理は、第４絶縁層１２０を形成する前に行われているので、以降の工程では水素化の温度よりも低温で各処理を行うことで、第２半導体層１２２への水素の影響を極力低減することができる。

第２半導体層１２２は、島状の領域に区画すると共に。少なくとも一部の領域が第２ゲート電極１１６と重畳するように形成する。ソース・ドレイン電極１３２ａ、１３２ｂは、第２半導体層１２２の上方に形成する。ソース・ドレイン電極１３２ａ、１３２ｂは、第２半導体層１２２に対し、第２ゲート電極１１６を挟んで配置されるように形成する。ソース・ドレイン電極１３２ａ、１３２ｂの材質に限定はないが、例えば、チタン（Ｔｉ）膜、又はチタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜がこの順で積層された構造で作製する。

図３（Ｂ）に示すように、第２半導体層１２２の上方に第５絶縁層１２４を形成する。第５絶縁層１２４は、酸素を過剰に含む酸化シリコン膜で作製する。酸素を過剰に含む酸化シリコン膜は、スパッタリング法により、石英又はシリコンをターゲットとして用い、アルゴン（Ａｒ）と酸素（Ｏ₂）をスパッタガスとして用いて作製することができる。この場合、スパッタ圧を高めに設定することで、酸素を過剰に含む酸化シリコン膜を成膜することができる。

第５絶縁層１２４を形成した後、２００℃〜３５０℃、例えば３００℃の加熱処理をしてもよい。この加熱処理により、酸素を過剰に含む酸化シリコン膜から酸素が第２半導体層１２２に供給され、酸素欠損による欠陥を修復することができる。

第５絶縁層１２４の上には、パッシベーションとして第６絶縁層１２６を形成する。第６絶縁層１２６は、窒化シリコン膜で形成することが好ましい。さらに平坦化膜として、第７絶縁層１２８を、樹脂材料により形成する。その後、さらに、図１で示すように、第１配線１３４ａ、第２配線１３４ｂ、第３配線１３４ｃ、第４配線１３４ｄを形成することで、半導体装置１００ａを作製することができる。

本実施形態によれば、低水素化された酸化シリコン膜（第４絶縁層１２０）を第１半導体層１１０と第２半導体層１２２との間に形成することで、第２半導体層１２２への水素の影響を低減することができる。これにより、酸化物半導体にチャネル領域が形成される第２トランジスタ１０４ａの、閾値電圧の変動を抑制することができる。また、低水素化された酸化シリコン膜の第１半導体層１１０側に、水素を含む窒化シリコン膜（第３絶縁層１１８）を設けることで、第１半導体層１１０の水素化を行うことができる。この場合において、水素を含む窒化シリコン膜の上に低水素化された酸化シリコン膜が設けられていることで、第２半導体層１２２へは水素の影響が及ばないようにすることができる。

このように本実施形態の半導体装置１００ａによれば、多結晶シリコンを用いた第１トランジスタ１０２と、酸化物半導体を用いた第２トランジスタ１０４ａとの特性を両立させることが可能となる。

なお、本実施形態において、第１半導体層１１０は多結晶シリコンを用いることを趣旨として説明したが、本発明はこれに限定されない。例えば、第１半導体層１１０として非晶質シリコンが用いられてもよい。非晶質シリコンにおいても、水素は欠陥を補償するために不可欠が元素であるが、酸化物半導体にとって好ましくない元素であることに変わりはない。しかしながら、本実施形態によれば、非晶質シリコン層と酸化物半導体層との間に低水素化された酸化シリコン膜が設けられることで、酸化物半導体層に対する水素の影響を低減することができる。なお、第１半導体層１１０が非晶質シリコン膜である場合、第１トランジスタはボトムゲート型の構造が適用される。

第２実施形態：
本実施形態は、第２トランジスタの構造が、第１実施形態におけるものと異なる一例を説明する。第１実施形態と同じ構成を有する部位については詳細な説明を省略する。

図４において、第２トランジスタ１０４ｂは、第４絶縁層１２０と第５絶縁層１２４との間に第２半導体層１２２が設けられる態様は、第１実施形態と同様である。本実施形態に係る半導体装置１００ｂが第１実施形態と相違する点の一つは、第３ゲート電極１１７が第５絶縁層１２４の上方に配置されている点にある。すなわち、第２トランジスタ１０４ｂは第３ゲート電極１１７の少なくとも一部の領域が、第５絶縁層１２４を介して第２半導体層１２２と重畳して配置されている点にある。第１実施形態において第２トランジスタ１０４ａはボトムゲート型であるのに対し、本実施形態において第２トランジスタ１０４ｂはトップゲート型の構造を有している。

一方、第２絶縁層１１２と第３絶縁層１１８との間に配置される第２ゲート電極１１６は、第３ゲート電極１１７と同じ電位を付与してゲート電極として機能させることができる。この場合、第２トランジスタ１０４ｂは、第２半導体層１２２が第２ゲート電極１１６と第３ゲート電極１１７とで挟まれたデュアルゲート構造となる。これにより第２トランジスタ１０４ｂのドレイン電流を向上させることができる。また、第２ゲート電極１１６と第３ゲート電極１１７の電位が個別に制御されてもよい。例えば、第２トランジスタ１０４ｂのソースに対して負電圧を第２ゲート電極１１６に印加すると、第２半導体層１２２の空乏層幅を広げ、反転層に誘起されているキャリア密度を低下させることができるので、閾値電圧を制御することが可能となる。他の形態として、第２ゲート電極１１６の電位が一定電位（例えば、接地電位）に固定されていてもよい。第２半導体層１２２において、第３ゲート電極１１７と反対側の面はバックチャネルとも呼ばれるが、第２ゲート電極１１６はバックチャネル側の電位を固定することで、閾値電圧の変動を抑制することが可能となる。

第２ゲート電極１１６は、金属膜で形成されるので、これを遮光層として用いることもできる。例えば、本実施形態に係る第２トランジスタ１０４ｂの構造を液晶表示装置に適用する場合、第１基板１０６側にバックライトが配置される。第２ゲート電極１１６はゲート電極として機能させない場合でも、第２半導体層１２２にバックライトの光が照射されないようにする遮光層として用いることができる。

第２トランジスタ１０４ｂにおいて、第２半導体層１２２と第３ゲート電極１１７との間に配置される第５絶縁層１２４はゲート絶縁膜として機能する層となる。第５絶縁層１２４は、第１実施形態におけるものと同様に、酸素を過剰に含む酸化シリコン膜で形成されることが好ましい。第５絶縁層１２４から第２半導体層１２２に酸素が供給されることで、第２絶縁層１１２に含まれる酸素欠損が補償されるとともに、第５絶縁層１２４と第２半導体層１２２との界面にも酸素が供給されるので、チャネルが形成される界面領域において、酸素欠損に基づく欠陥を補償することが可能となる。それにより、第５絶縁層１２４と第２半導体層１２２との界面に捕獲されるキャリア（電子）を抑制し、第２トランジスタ１０４ｂの信頼性を向上させることができる。

第１実施形態と同様に、第２半導体層１２２は第３絶縁層１１８と接して配置されるため、水素による影響が抑制される。これに加え、本実施形態では、第５絶縁層１２４をゲート絶縁膜として用いているので、第１実施形態における第２トランジスタ１０４ａと比較してゲート絶縁膜の薄膜化が容易となる。別言すれば、第１実施形態では、第３絶縁層１１８と第４絶縁層１２０とでゲート絶縁膜が形成されるが、本実施形態では第５絶縁層１２４がゲート絶縁膜となるので、膜厚の制御が容易となる。これにより、第２トランジスタ１０４ｂの微細化（チャネル長の縮小）を図ることが容易となる。

なお、第１トランジスタ１０２に関する構成は、第１実施形態と同様である。本実施形態によれば、第１実施形態に係る半導体装置１００ｂによって得られる効果に加え、第２トランジスタ１０４ｂをトップゲート型にしたことにより、トランジスタの信頼性を向上させ、トランジスタの微細化を図ることが可能となる。

第３実施形態：
本実施形態は、第１実施形態で示す第１トランジスタ１０２及び第２トランジスタ１０４と、液晶素子２１０とを含む表示装置の一例を示す。なお、本実施形態において、第２トランジスタとして第２実施形態に示す構造を適用することもできる。

図５は、表示装置２００ａの構成を示す。表示装置２００ａは、第１基板１０６の第１面に表示部２０２ａと駆動回路部２０４が設けられる。表示部２０２ａには複数の画素２０３ａが配列される。表示部２０２ａは、ｍ本の映像信号線２０７と、ｎ本の走査信号線２０６とを含み、ｍ×ｎ個の画素２０３ａがマトリクス状に配列される（但し、ｍ及びｎは正の整数である）。

画素２０３ａは、走査信号線２０６と映像信号線２０７に接続されるスイッチング素子２０８と、このスイッチング素子２０８に接続される表示素子としての液晶素子２１０及び保持容量素子２１２を含む。液晶素子２１０及び保持容量素子２１２は、一方の端子がスイッチング素子２０８に接続され、他方の端子が共通電極線２１４に接続される。共通電極線２１４は複数の画素２０３ａに亘って共通に設けられている。駆動回路部２０４は、第１駆動回路２０５ａ及び第２駆動回路２０５ｂを含む。第１駆動回路２０５ａは走査信号を出力し、第２駆動回路２０５ｂ映像信号を出力する。走査信号線２０６は、第１駆動回路２０５ａに接続され、映像信号線２０７は第２駆動回路２０５ｂに接続される。

図６は、表示装置２００ａの表示部２０２ａと、第１駆動回路２０５ａ及び第２駆動回路２０５ｂの部分的な断面構造示す。表示装置２００ａは、第１実施形態で述べる第１トランジスタ１０２及び第２トランジスタ１０４を含む。第１トランジスタ１０２は第１駆動回路２０５ａと第２駆動回路２０５ｂに配置される。第２トランジスタ１０４は、表示部２０２ａの画素２０３ａに配置される。すなわち、図５で示すスイッチング素子２０８は、第２トランジスタ１０４によって実現される。

画素２０３ａを構成する主要な部材は、第１基板１０６と第２基板２２４とが対向する面内に設けられる。第１基板１０６には、第２トランジスタ１０４、画素電極２１８ａ、共通電極２１６ａ、第１配向膜２２０ａが設けられ、第２基板２２４には、遮光層２２６、カラーフィルタ層２２８、第２配向膜２２０ｂが設けられる。

図６は、第２トランジスタ１０４が、第４配線１３４ｄを介して画素電極２１８ａと電気的に接続される態様を示す。また、第２トランジスタ１０４と電気的に接続される第３配線１３４ｃは、図５で示す映像信号線２０７に相当する。図６では図示されないが、第２ゲート電極１１６は、図５で示す走査信号線２０６と電気的に接続される。

第７絶縁層１２８の上層には、第３配線１３４ｃ、第４配線１３４ｄを埋設する第８絶縁層１３６が設けられる。第８絶縁層１３６は、ポリイミド、アクリル、エポキシ等の樹脂材料で形成される。第８絶縁層１３６の上層には、共通電極２１６ａ及び画素電極２１８ａが設けられる。共通電極２１６ａは、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等の透明導電膜によって形成される。共通電極２１６ａの上には、第９絶縁層１３８が配置される。第９絶縁層１３８は、例えば、窒化シリコン膜によって形成される。

画素電極２１８ａは、第９絶縁層１３８の上面に設けられる。画素電極２１８ａと共通電極２１６ａとは重畳して設けられる。画素電極２１８ａは、第８絶縁層１３６を貫通するコンタクトホールによって第２トランジスタ１０４と電気的に接続される。第８絶縁層１３６に設けられたコンタクトホールの側面は、第９絶縁層１３８によって覆われており、共通電極２１６ａの端面が露出しないようにされている。第９絶縁層１３８は、第８絶縁層１３６のコンタクトホールの底面において第４配線１３４ｄを露出する開口部が設けられている。画素電極２１８ａは、第９絶縁層１３８の表面に沿って設けられ、この開口部において第４配線１３４ｄと電気的に接続される。画素電極２１８ａは、一つ又は複数のスリットが設けられている画素電極２１８ａは、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等の透明導電膜によって形成される。第９絶縁層１３８及び画素電極２１８ａの上層には、第１配向膜２２０ａが設けられる。第１配向膜２２０ａは、液晶が水平配向する材料によって形成される。

第２基板２２４には、第１基板１０６と対向する面に、遮光層２２６、カラーフィルタ層２２８が設けられる。遮光層２２６は、第１基板１０６に設けられた第２トランジスタ１０４と重なるように配置される。また、第２基板２２４において、遮光層２２６及びカラーフィルタ層２２８による段差面を平坦化するオーバーコート層２３０が設けられる。このようなオーバーコート層２３０は、透明な樹脂材料によって形成される。オーバーコート層２３０の上面には第２配向膜２２０ｂが設けられる。図６では図示されないが、第１基板１０６と第２基板２２４とが所定の間隔を隔てて配置されるようにスペーサが配置される。スペーサは、第１遮光層２２６ａ又は第２遮光層２２６ｂの下層側に配置される。

カラーフィルタ層２２８は、少なくとも画素電極２１８ａと重なるように配置される。カラーフィルタ層２２８は、各画素に対応して異なる配色がされ、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成される。隣接する画素のカラーフィルタ層の境界には遮光層２２６が設けられている。そして、第１配向膜２２０ａと第２配向膜２２０ｂとの間には、液晶層２２２が設けられる。液晶層２２２は、液晶分子を含む液晶組成物によって形成される。図５で示す液晶素子２１０は、画素電極２１８ａ、液晶層２２２、共通電極２１６ａによって形成される。

なお、図６では示されていないが、第１基板１０６及び第２基板２２４の外側には偏光板が配置され、また、第１基板１０６側には光源（バックライト）が配置される。

共通電極２１６ａが一定の電圧に保持され、画素電極２１８ａに所定の電圧（映像信号に基づく電圧）が印加されることにより、液晶層２２２を形成する液晶の配向（液晶分子の配向）が制御される。表示装置２００ａは、透過型である場合、各画素２０３が液晶層２２２の配向を制御することにより、第１基板１０６及び第２基板２２４を透過する光の光量を制御して映像を表示する。

本実施形態に係る表示装置２００ａは、液晶の電気光学特性を利用して画像を表示する、所謂液晶表示装置と呼ばれるものである。この場合、第１基板１０６と第２基板２２４は空隙をもって対向配置され、当該空隙には液晶層が設けられる。画素２０３の構造は任意であるが、例えば、ＦＦＳ（fringe field switching）モードあるいはＩＰＳ（In Plane Switching）モードに適用可能な構成を有する。ＦＦＳモード、ＩＰＳモードでは、画素電極及び共通電極の間に形成される横電界を主に利用して液晶分子の配向を制御する。

図５で示すように、液晶素子２１０と保持容量素子２１２とは並列に接続される。画素電極２１８ａの電位は保持容量素子２１２によって保持される。液晶素子２１０及び保持容量素子２１２は、第２トランジスタ１０４がオンになるタイミングで、映像信号に基づく電圧が印加される。そして、第２トランジスタ１０４がオフとなった後も、一定期間（例えば、１フレーム期間）はその電圧が維持される。この場合において、第２トランジスタ１０４がオフの状態でソース−ドレイン間に電流が流れると（リーク電流が流れると）、保持容量素子２１２の蓄積された電荷が消失してしまうこととなる。そうすると、画素電極２１８ａの電位が変動し、液晶層２２２の配向が乱れるので、映像表示に悪影響が及ぶこととなる。これに対し、酸化物半導体で形成される第２トランジスタ１０４は、オフ状態でのリーク電流が極めて小さいという特性を有する。そのため、保持容量素子２１２に蓄積された電荷が、第２トランジスタ１０４を介して消失することが抑制され、画素電極２１８ａの電位を一定に保つことが可能となる。

また、第２トランジスタ１０４は、チャネル領域が酸化物半導体層に形成されることにより、非晶質シリコンを用いたトランジスタに比べて、高い電界効果移動度を有する。例えば、第２トランジスタ１０４は、１０〜５０ｃｍ²／Ｖ・ｓｅｃ程度の電界効果移動度を有する。そのため、表示装置２００ａにおいて、フレーム周波数を１２０Ｈｚより高くしても、十分に映像信号をそれぞれの画素に書き込むことができる。一方、第２トランジスタ１０４は、リーク電流が小さいので、フレーム周波数を６０Ｈｚより低くしても、フリッカのない映像を表示することができる。

一方、同じ第１基板１０６に、チャネル領域が多結晶シリコン層に形成される第１トランジスタ１０２が形成されることにより、第１駆動回路２０５ａ及び第２駆動回路２０５ｂの一方又は双方を内蔵することが可能となる。これにより、表示装置２００ａにおいて、接続端子の数、及び第１基板１０６に実装する部品の点数を減らすことができる。そして、表示部２０２のサイズ（画面サイズ）を維持しつつ、表示装置２００ａの小型化（狭額縁化）を図ることができる。

本実施形態によれば、多結晶シリコン層を用いた第１トランジスタと、酸化物半導体層を用いた第２トランジスタを同一基板に設け、駆動回路及び画素に対して適宜配置することにより、画質に優れた液晶表示装置を提供することができる。

第４実施形態：
本実施形態は、第１実施形態で示す第１トランジスタ１０２及び第２トランジスタ１０４と、発光素子２３６とを含む表示装置の他の一例を示す。なお、本実施形態において、第２トランジスタとして第２実施形態に示す構造を適用することもできる。

図７は、表示装置２００ｂの構成を示す。表示装置２００ｂは、第１基板１０６の第１面に表示部２０２ｂが設けられる。表示部２０２ｂには複数の画素２０３ｂが配列される。表示部２０２ａは、ｍ本の映像信号線２０７と、ｎ本の走査信号線２０６とを含み、ｍ×ｎ個の画素２０３ａがマトリクス状に配列される（但し、ｍ及びｎは正の整数である）。また、表示部２０２ｂは、表示素子としての発光素子２３６が発光するための電力を供給する電源線２３８が配置される。

画素２０３ｂは、発光素子２３６の他に、走査信号線２０６と映像信号線２０７に接続される選択トランジスタ２３２と、発光素子２３６と電気的に接続される駆動トランジスタ２３４と、駆動トランジスタ２３４のゲート−ソース間に接続される保持容量素子２１２と、を含む。発光素子２３６は一方の端子が駆動トランジスタ２３４のソース及びドレインの一方と接続され、他方の端子が共通電位線２４０と接続される。駆動トランジスタ２３４のソース及びドレインの他方は、電源線２３８と接続される。選択トランジスタ２３２は、ゲートが走査信号線２０６と接続され、ソース及びドレインの一方が映像信号線２０７と接続され、他方が駆動トランジスタ２３４のゲートと接続される。発光素子２３６は、一対の電極間に有機エレクトロルミネセンス材料を含む有機層が設けられた構造を有する。

選択トランジスタ２３２を介して映像信号線２０７から映像信号に基づく電圧が駆動トランジスタ２３４のゲートに与えられると、保持容量素子２１２はそのゲート電圧を保持する。電源線２３８と発光素子２３６との間に接続されている駆動トランジスタ２３４は、ゲート電圧に基づく電流を発光素子２３６に供給する。発光素子２３６は、与えられた電流に応じた発光強度で発光する。本実施形態に係る表示装置２００ｂは、画素２０３ｂのそれぞれに設けられた発光素子２３６の発光及び非発光のタイミング、及び発光強度を制御して映像を表示する。

図８は、表示装置２００ｂにおける画素２０３ｂの断面構造を示す。画素２０３ｂは、第１実施形態で述べる第１トランジスタ１０２及び第２トランジスタ１０４を含む。図８は、第１トランジスタ１０２が、図７で示す選択トランジスタ２３２に対応し、第２トランジスタ１０４が駆動トランジスタ２３４に対応する場合を示す。

発光素子２３６は、画素電極２１８ｂと共通電極２１６ｂとの間に、有機エレクトロルミネセンス材料を含む有機層２１９が設けられた構造を有する。画素電極２１８ｂは、第４配線１３４ｄを介して第２トランジスタ１０４と電気的に接続される。画素電極２１８ｂと第４配線１３４ｄとｎ間には、第８絶縁層１３６と第９絶縁層１３８が設けられている。画素電極２１８ｂは、第８絶縁層１３６及び第９絶縁層１３８に設けられるコンタクトホールを介して第４配線１３４ｄと電気的に接続される。また、第９絶縁層１３８の上方には、画素電極２１８ｂの周縁部及び第４配線１３４ｄとの接続部（コンタクトホールの領域）を覆う第１０絶縁層１４０が配置される。第１０絶縁層１４０は、画素電極２１８ｂの周縁部を覆い、内側領域を開口する開口部を有する。

発光素子２３６は、共通電極２１６ｂが一定電位に保持され、画素電極２１８ｂに第２トランジスタ１０４を介して電源線２３８から電流が供給されることにより発光する。この場合、それぞれの画素２０３ｂに設けられる第２トランジスタ１０４の特性がばらついていると、同じゲート電圧を与えても発光素子２３６の発光強度がばらついてしまう。しかし、酸化物半導体層で形成される第２トランジスタ１０４は、多結晶シリコン膜におけるような結晶化の工程を伴わないので、例えば、線状に集光されたレーザ光を照射したことにより生じる特性ばらつきを伴わない。そのため、表示装置２００ｂは、それぞれの画素２０３ｂで輝度が均一化され、画質の向上を図ることができる。

一方、図９で示すように、画素２０３ｃは、発光素子２３６を第１トランジスタ１０２と接続するようにしてもよい。すなわち、第１トランジスタ１０２を、図７で示す駆動トランジスタ２３４として適用し、第２トランジスタ１０４を選択トランジスタ２３２として適用してもよい。

図７で示すように、保持容量素子２１２は駆動トランジスタ２３４のゲート電圧を保持するために設けられ、一方の端子が駆動トランジスタ２３４のゲートと選択トランジスタ２３２のソース及びドレインの一方と電気的に接続される。この場合、選択トランジスタ２３２がオフの状態でソース−ドレイン間に電流が流れると（リーク電流が流れると）、保持容量素子２１２の蓄積された電荷が消失してしまうこととなる。そうすると、駆動トランジスタ２３４のゲート電圧が変動し、それに伴ってドレイン電流が変動するので、発光素子２３６の発光強度が変化してしまう。これに対し、酸化物半導体で形成される第２トランジスタ１０４は、オフ状態でのリーク電流が極めて小さいという特性を有する。そのため、選択トランジスタ２３２として、第２トランジスタ１０４を適用すると、保持容量素子２１２に蓄積された電荷が、リーク電流によって消失することが抑制され、発光素子２３６の発光強度が変動するのを抑制することができる。

この場合、多結晶シリコン層で形成される第１トランジスタ１０２は、電界効果移動度が、酸化物半導体層で形成される第２トランジスタ１０４より高いので、発光素子２３６に対する電流駆動能力が高いといえる。そのため、駆動トランジスタ２３４として第１トランジスタ１０２を適用すると、駆動トランジスタの小型化を図ることができ、画素の高精細化を図るに当たって有利に作用する。

本実施形態によれば、多結晶シリコン層を用いた第１トランジスタと、酸化物半導体層を用いた第２トランジスタを同一基板に設け、発光素子２３６を駆動する画素回路を形成することで、表示むらのない、画質に優れた表示装置を提供することができる。

なお、本実施形態において、画素２０３ｂを構成する画素回路は図７に示すものに限定されない。図７は、選択トランジスタ２３２と駆動トランジスタ２３４の２つのトランジスタによって画素回路が構成される例を示すが、３以上のトランジスタによって画素回路が形成されても、本実施形態に係る構成を適用することができる。すなわち、３以上のトランジスタを含む画素回路であっても、選択トランジスタ及び駆動トランジスタに相当するトランジスタに、第１トランジスタ及び第２トランジスタを本実施形態で示すように適用することで、本実施形態と同様の作用効果を得ることができる。

１００・・・半導体装置、１０２・・・第１トランジスタ、１０４・・・第２トランジスタ、１０６・・・第１基板、１０８・・・第１絶縁層、１１０・・・第１半導体層、１１２・・・第２絶縁層、１１４・・・第１ゲート電極、１１６・・・第２ゲート電極、１１７・・・第３ゲート電極、１１８・・・第３絶縁層、１２０・・・第４絶縁層、１２２・・・第２半導体層、１２４・・・第５絶縁層、１２６・・・第６絶縁層、１２８・・・第７絶縁層、１３０・・・ソース・ドレイン領域、１３１・・・チャネル領域、１３２・・・ソース・ドレイン電極、１３４・・・配線、１３６・・・第８絶縁層、１３８・・・第９絶縁層、１４０・・・第１０絶縁層、２００・・・表示装置、２０２・・・表示部、２０３・・・画素、２０４・・・駆動回路部、２０５・・・駆動回路、２０６・・・走査信号線、２０７・・・映像信号線、２０８・・・スイッチング素子、２１０・・・液晶素子、２１２・・・保持容量素子、２１４・・・共通電極線、２１６・・・共通電極、２１８・・・画素電極、２１９・・・有機層、２２０・・・配向膜、２２２・・・液晶層、２２４・・・第２基板、２２６・・・遮光層、２２８・・・カラーフィルタ層、２３０・・・オーバーコート層、２３２・・・選択トランジスタ、２３４・・・駆動トランジスタ、２３６・・・発光素子、２３８・・・電源線、２４０・・・共通電位線

Claims (20)

1. シリコン半導体層と、前記シリコン半導体層と重なる領域を含む第１ゲート電極と、を含む第１トランジスタと、
   酸化物半導体層と、前記酸化物半導体層と重なる領域を含む第２ゲート電極と、を含む第２トランジスタと、
   を有し、
   前記シリコン半導体層と、前記酸化物半導体層との間に、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜を有する、
   ことを特徴とする半導体装置。
2. 前記酸化シリコン膜の水素濃度が５×１０²⁰ａｔｍｓ／ｃｍ³以下である、請求項１に記載の半導体装置。
3. 前記酸化シリコン膜が、前記酸化物半導体層に接している、請求項１に記載の半導体装置。
4. 前記酸化シリコン膜が、前記第１トランジスタ及び前記第２トランジスタが設けられる領域の全面に広がっている、請求項１に記載の半導体装置。
5. 前記酸化シリコン膜の前記酸化物半導体層と反対側の面に、窒化シリコン膜を有する、請求項１に記載の半導体装置。
6. 前記窒化シリコン膜の水素濃度は、前記酸化シリコン膜の水素濃度より高い、請求項５に記載の半導体装置。
7. 前記第１半導体層と前記酸化シリコン膜との間に、前記窒化シリコン膜が設けられている、請求項５に記載の半導体装置。
8. 前記第２ゲート電極は、前記酸化シリコン膜の前記酸化物半導体層と反対の面側に配置されている、請求項１に記載の半導体装置。
9. 前記第２ゲート電極は、前記酸化物半導体層の前記酸化シリコン膜とは反対の面側に設けられている、請求項１に記載の半導体装置。
10. 前記酸化物半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と、酸素と、を含む、請求項１に記載の半導体装置。
11. 基板上に、複数の画素が配列する表示部と、前記表示部の外側に配置された駆動回路部と、を備え、
    前記駆動回路部は、シリコン半導体層と、前記シリコン半導体層と重なる領域を含む第１ゲート電極と、を含む第１トランジスタを有し、
    前記表示部における前記複数の画素のそれぞれは、酸化物半導体層と、前記酸化物半導体層と重なる領域を含む第２ゲート電極と、を含む第２トランジスタを有し、
    前記シリコン半導体層と、前記酸化物半導体層との間に、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜が、前記駆動回路部と前記表示部とに亘って設けられている、
    ことを特徴とする表示装置。
12. 基板上に、複数の画素が配列する表示部と、前記表示部の外側に配置された駆動回路部と、を備え、
    前記表示部における前記複数の画素のそれぞれは、
    シリコン半導体層と、前記シリコン半導体層と重なる領域を含む第１ゲート電極と、を含む第１トランジスタと、
    酸化物半導体層と、前記酸化物半導体層と重なる領域を含む第２ゲート電極と、を含む第２トランジスタと、を有し、
    前記シリコン半導体層と、前記酸化物半導体層との間に、水素濃度が６×１０²⁰ａｔｍｓ／ｃｍ³以下の酸化シリコン膜が、前記表示部に設けられている、
    ことを特徴とする表示装置。
13. 前記酸化シリコン膜の水素濃度が５×１０²⁰ａｔｍｓ／ｃｍ³以下である、請求項１１又は１２に記載の表示装置。
14. 前記酸化シリコン膜が、前記酸化物半導体層に接している、請求項１１又は１２に記載の表示装置。
15. 前記酸化シリコン膜の前記酸化物半導体層と反対側の面に、窒化シリコン膜を有する、請求項１１又は１２に記載の表示装置。
16. 前記窒化シリコン膜の水素濃度は、前記酸化シリコン膜の水素濃度より高い、請求項１５に記載の表示装置。
17. 前記第１半導体層と前記酸化シリコン膜との間に、前記窒化シリコン膜が設けられている、請求項１５に記載の表示装置。
18. 前記第２ゲート電極は、前記酸化シリコン膜の前記酸化物半導体層と反対の面側に配置されている、請求項１１又は１２に記載の表示装置。
19. 前記第２ゲート電極は、前記酸化物半導体層の前記酸化シリコン膜とは反対の面側に設けられている、請求項１１又は１２に記載の表示装置。
20. 前記酸化物半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と、酸素と、を含む、請求項１１又は１２に記載の表示装置。

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