KR20230073723A - 저전압 구동 고전압 ｓｒａｍ 회로 및 이를 포함하는 마이크로 디스플레이 - Google Patents

저전압 구동 고전압 ｓｒａｍ 회로 및 이를 포함하는 마이크로 디스플레이 Download PDF

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주식회사 라온텍
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Abstract

본 발명에 따른 SRAM 회로는 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 픽셀을 구동시키는 SRAM 회로로서, 컬럼 신호가 드레인으로 인가되고, 상기 로우 신호가 게이트로 인가되는 제1 NMOS 트랜지스터, 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제2 NMOS 트랜지스터, 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제3 PMOS 트랜지스터, 제3 PMOS 트랜지스터의 소스에 드레인이 연결되는 제7 PMOS 트랜지스터, 반전 컬럼 신호가 소스로 인가되고, 상기 로우 신호가 게이트로 인가되는 제4 NMOS 트랜지스터, 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제5 NMOS 트랜지스터, 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제6 PMOS 트랜지스터 및 제6 PMOS 트랜지스터의 소스에 드레인이 연결되는 제8 PMOS 트랜지스터를 포함한다. 이에 의하면, 마이크로 디스플레이의 구동 기판의 구동 스위칭 비율과 구동 전압을 낮춤으로써 마이크로 디스플레이 기판의 면적과 전력소모를 줄여 실제 장치의 성능과 전력소모를 향상시킬 수 있게 된다.

Description

저전압 구동 고전압 ＳＲＡＭ 회로 및 이를 포함하는 마이크로 디스플레이{LOW-VOLTAGE DRIVEN HIGH-VOLTAGE SRAM CIRCUIT AND MICRODISPLAY INCLUDING THE SAME}
본 발명은 저전압의 구동 신호로 고전압의 출력을 생성할 수 있는 SRAM 화소 회로 및 이를 포함하는 마이크로 디스플레이에 관한 것이다.
일반적으로, 디스플레이 장치는 전기적 및 광학적 특성을 이용하여 영상을 디스플레이 패널에 표시하는 장치로, 액정 표시 장치(LCD: Liquid Crystal Display), 발광 다이오드(LED: Light Emitting Diodes), 유기 발광 다이오드(OLED: Organic Light Emitting Diodes) 디스플레이 등을 포함한다. 이러한 디스플레이 장치는 다수의 화소(Pixel)가 행/열의 2차원 매트릭스 형태로 배치된 구조를 갖는다.
디지털 방식으로 화소를 구동하는 디스플레이 장치의 경우, 각각의 화소에 N-bit 메모리가 포함되어 있고, 이 메모리의 값에 따라 화면의 색이 결정된다.
도 1은 종래기술1(한국 등록특허 제10-2006672호)에 따른 디스플레이 장치의 디지털 화소(픽셀)을 나타내는 도면이다. 도 1에 도시된 바와 같이, 종래기술1에 따른 디스플레이 장치는 다수의 화소가 R개의 행과 C개의 열로 배치된 구조를 갖는다. 종래의 디스플레이 장치의 디지털 화소 구동 방법은 각각의 화소에 N비트 메모리가 포함되어 각 메모리 값에 따라 화면의 색이 결정되며, 많은 경우에 N=1의 값을 가진다.
각각의 화소에 포함된 메모리에 값을 저장하는 방법은 주사선 선택 신호를 기초로, 행 라인(row line)은 ROW_1부터 ROW_m까지 순차적으로 턴 온(turn-on) 시키면서 각각의 열 라인(column line)인 COL_1 내지 COL_C에 원하는 데이터값(0 또는 1)을 인가할 수 있다. 이때, 각 행의 주사선 선택 신호의 인가시간(Ton)은 전체 행수 R로 단위 타임슬롯을 나눈 시간을 의미하며, 각 행마다 순차적으로 Ton 시간 동안 턴 온 될 수 있다. 즉, 주사선 선택 신호에 의해 ROW_1을 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_1 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 또한, ROW_1을 턴 오프 시킨후, ROW_2를 턴 온 시켜 COL_1 내지 COL_C에 원하는 데이터값을 인가함으로써, ROW_2 및 COL_1 내지 COL_C와 각각 교차하는 각각의 픽셀에 데이터값을 저장할 수 있다. 상기와 같은 방법으로, 순차적으로 다른 행의 픽셀들에 포함된 메모리에 데이터값을 저장하거나, 또는 저장된 데이터값을 변경할 수 있다.
디지털 화소 구동 방법은 표시 장치의 각 화소 밝기를 화소 메모리에 저장된 '0'과 '1'의 시간 점유율 차이로 조절할 수 있고, 디스플레이 패널 전체의 밝기를 복수의 화소의 '0'과 '1'의 점유 면적비로 조절할 수 있다. 바이너리 N-bit 디지털 신호를 이용하여 디스플레이 장치를 구동할 경우, 입력 영상 신호의 데이터값을 펄스폭만 상이한 하나의 펄스로 전달하는 것이 높은 화질의 디스플레이 영상을 출력할 수 있다. 구체적으로, 싱글 펄스 PWM(Pulse Width Modulator) 방식으로 디스플레이 장치를 구동할 경우, 영상의 화질을 높일 수 있다. 이를 위해, 바이너리 N-bit 신호를 써모미터 (2N-1)-bit 신호로 변환한 다음 각각의 비트에 일정한 시간을 할당하여 구동할 수 있다. 이 방법은 변환된 신호의 '1'이 앞에서부터 또는 뒤에서부터 그룹화되어, 입력 바이너리 신호값에 무관하게 펄스폭만 다른 하나의 펄스로만 구동되므로, 디지털 디스플레이 화질 개선에 유리하다.
도 1에 도시된 종래기술1은 PWM 구동방식을 개선하여, 드라이버의 스위칭 비율을 줄이기 때문에 초창기 구동 방식에 비하여 50% 수준의 전력 소모를 갖는다는 장점을 가지고 있다. 하지만, 종래기술은 도 2에 도시된 앤드 로직(AND logic)을 내장하는 SRAM 화소 셀을 필요로 한다.
도 3은 종래기술2(한국 등록특허 제10-2042004호)에 따른 디스플레이 장치의 디지털 화소(픽셀)을 나타내는 도면이다. 도 3에 도시된 종래기술2는 저전력 구동을 위하여 화소의 구동 입력 전압을 출력 전압보다 낮은 값으로 구동할 수 있는 회로에 해당한다.
도 1에 도시된 종래기술1의 낮은 스위칭 비율과 도 3에 도시된 종래기술2의 화소 구동 전압을 낮추는 방식을 이용하면, 도 4에 도시된 바와 같은 추가 스위치(switch)를 필요로 한다.
종래기술2의 회로 구성에 필요한 트랜지스터의 개수는 총 8개이고, 종래기술 1을 추가로 구현하기 위한 트랜지스터의 개수는 10개이므로, 2개의 트랜지스터가 추가된다. 이러한 트랜지스터의 증가는 실제 SRAM의 구현 면적을 증가시키고, 또한 PMOS 트랜지스터와 NMOS의 트랜지스터의 개수가 불일치하여 실제 구현시 더 많은 수의 트랜지스터, 즉, 6개의 트랜지스터가 필요하게 되므로 실제 면적은 12개의 트랜지스터를 사용하는 경우와 비슷해진다. 즉, 종래기술1 및 2의 단순 조합은 소자 수의 증가를 가져오기 때문에 화소 면적이 커진다는 문제점이 있다.
한국 등록특허 제10-2006672호 (2019년07월29일 등록) 한국 등록특허 제10-2042004호 (2019년11월01일 등록)
본 발명은 상술한 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 저전력 화소 구동 전압과 최소 스위칭 비율을 구현할 수 있는 SRAM 화소 회로 및 이를 포함하는 마이크로 디스플레이를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 SRAM 회로는, 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 픽셀을 구동시키는 SRAM 회로로서, 상기 컬럼 신호가 드레인으로 인가되고, 상기 로우 신호가 게이트로 인가되는 제1 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제2 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 소스에 드레인이 연결되는 제7 PMOS 트랜지스터; 반전 컬럼 신호가 소스로 인가되고, 상기 로우 신호가 게이트로 인가되는 제4 NMOS 트랜지스터; 상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제5 NMOS 트랜지스터; 상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제6 PMOS 트랜지스터; 및 상기 제6 PMOS 트랜지스터의 소스에 드레인이 연결되는 제8 PMOS 트랜지스터;를 포함한다.
그리고, 상기 제3 PMOS 트랜지스터의 게이트 및 상기 제2 NMOS 트랜지스터의 게이트는 상기 제4 NMOS 트랜지스터의 드레인에 연결되고, 상기 제6 PMOS 트랜지스터의 게이트 및 상기 제5 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 소스에 연결될 수 있다.
또한, 상기 제7 PMOS 트랜지스터의 게이트 및 상기 제8 PMOS 트랜지스터의 게이트에는 상기 인에이블 신호가 동시에 인가될 수 있다.
그리고, 상기 제2 NMOS 트랜지스터의 소스 및 상기 제5 NMOS 트랜지스터의 소스는 그라운드에 연결될 수 있다.
또한, 상기 제7 PMOS 트랜지스터의 소스 및 상기 제8 PMOS 트랜지스터의 소스는 내부전원과 연결될 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 마이크로 디스플레이는, m개의 행과 n개의 열을 갖는 매트릭스 형태로 배열된 복수 개의 픽셀; 및 상기 복수 개의 픽셀에 구비되며, 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 해당 픽셀을 구동하는 SRAM 회로를 구비하는 복수의 픽셀 메모리;를 포함하며, 상기 SRAM 회로는 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 픽셀을 구동시키는 SRAM 회로로서, 상기 컬럼 신호가 드레인으로 인가되고, 상기 로우 신호가 게이트로 인가되는 제1 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제2 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 소스에 드레인이 연결되는 제7 PMOS 트랜지스터; 반전 컬럼 신호가 소스로 인가되고, 상기 로우 신호가 게이트로 인가되는 제4 NMOS 트랜지스터; 상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제5 NMOS 트랜지스터; 상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제6 PMOS 트랜지스터; 및 상기 제6 PMOS 트랜지스터의 소스에 드레인이 연결되는 제8 PMOS 트랜지스터;를 포함한다.
본 발명에 따른 SRAM 화소 회로 및 마이크로 디스플레이에 의하면, 종래기술1의 구동방식을 구현하는 화소 SRAM 회로를 8개의 트랜지스터로 구현할 수 있도록, 종래기술2의 화소회로의 VB신호를 종래기술1의 EN신호로 사용함으로써 저전력 화소 구동 전압과 최소 스위칭 비율을 구현할 수 있게 된다.
구체적으로, 본 발명에 따른 SRAM 화소 회로 및 마이크로 디스플레이에 의하면, LCD/LED/OLED 디스플레이의 구동 기판의 구동 스위칭 비율과 구동 전압을 낮춤으로써 구동기판의 전력소모를 최소화하여 성능을 향상시킬 수 있게 된다. 또한, 구동 화소의 면적을 최소화하여 마이크로 디스플레이 기판의 면적을 줄일 수 있게 된다.
도 1은 종래기술1에 따른 디스플레이 장치의 디지털 화소(픽셀)을 나타내는 도면이다.
도 2는 종래기술1에 포함된 SRAM 회로를 도시한다.
도 3은 종래기술2에 따른 디스플레이 장치의 디지털 화소(픽셀)을 나타내는 도면이다.
도 4는 종래기술1과 종래기술2의 단순 조합을 이용한 SRAM 회로를 도시한다.
도 5는 본 발명에 따른 디스플레이 장치의 디지털 화소(픽셀)을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 따른 SRAM 회로는 로우 신호(row signal)와 인에이블 신호(enable signal)가 모두 선택되었을 때 컬럼 신호(column signal)에 따라 픽셀을 구동시킨다.
도 5에 도시된 바와 같이, 본 발명에 따른 SRAM 회로는 4개의 NMOS 트랜지스터(M1, M2, M4, M5)와 4개의 PMOS 트랜지스터(M3, M6, M7, M8)를 포함한다.
제1 NMOS 트랜지스터(M1)의 게이트에는 로우 신호가 인가되고, 드레인에는 컬럼 신호가 인가된다. 제1 NMOS 트랜지스터(M1)의 소스는 제3 PMOS 트랜지스터(M3)의 드레인, 제2 NMOS 트랜지스터(M2)의 드레인이 연결된다. 또한, 제1 NMOS 트랜지스터(M1)의 소스는 제6 PMOS 트랜지스터(M6) 및 제5 NMOS 트랜지스터(M5)의 게이트에 연결된다.
제2 NMOS 트랜지스터(M2)의 소스는 그라운드(GND)에 연결되고, 드레인은 제1 NMOS 트랜지스터(M1)의 소스에 연결된다. 제2 NMOS 트랜지스터(M2)의 게이트는 제5 NMOS 트랜지스터(M5)의 드레인, 제4 NMOS 트랜지스터(M4)의 드레인 및 제6 PMOS 트랜지스터(M6)의 드레인에 연결된다.
제3 PMOS 트랜지스터(M3)의 드레인은 제1 NMOS 트랜지스터(M1)의 소스, 제6 PMOS 트랜지스터(M6)의 게이트 및 제5 NMOS 트랜지스터(M5)의 게이트에 연결된다. 제3 PMOS 트랜지스터(M3)의 게이트는 제6 PMOS 트랜지스터(M6)의 드레인, 제4 NMOS 트랜지스터(M4)의 드레인 및 제5 NMOS 트랜지스터(M5)의 드레인에 연결된다. 또한,
제3 PMOS 트랜지스터(M3)의 게이트 및 제2 NMOS 트랜지스터(M2)의 게이트는 제4 NMOS 트랜지스터(M4)의 드레인, 제6 PMOS 트랜지스터(M6)의 드레인 및 제5 NMOS 트랜지스터(M5)의 드레인에 연결된다.
제7 PMOS 트랜지스터(M7)의 소스는 내부전원과 연결되고, 게이트에는 인에이블 신호가 인가되며, 드레인은 제3 PMOS 트랜지스터(M3)의 소스에 연결된다.
제4 NMOS 트랜지스터(M4)의 게이트에는 로우 신호가 인가되고, 소스에는 반전 컬럼 신호가 인가되며, 제4 NMOS 트랜지스터(M4)의 드레인은 제6 PMOS 트랜지스터(M6)의 드레인과 제5 NMOS 트랜지스터(M5)의 드레인에 연결된다. 또한, 제4 NMOS 트랜지스터(M4)의 드레인은 제3 PMOS 트랜지스터(M3) 및 제2 NMOS 트랜지스터(M2)의 게이트에 연결된다.
제5 NMOS 트랜지스터(M5)의 드레인은 제6 PMOS 트랜지스터(M6)의 드레인, 제4 NMOS 트랜지스터(M4)의 드레인 및 제5 NMOS 트랜지스터(M5)의 드레인에 연결되며, 소스는 그라운드(GND)에 연결된다. 또한, 제5 NMOS 트랜지스터(M5)의 게이트는 제3 PMOS 트랜지스터(M3)의 드레인, 제2 NMOS 트랜지스터(M2)의 드레인 및 제1 NMOS 트랜지스터(M1)의 소스에 연결된다.
제6 PMOS 트랜지스터(M6)의 드레인은 제4 NMOS 트랜지스터(M4)의 드레인 및 제5 NMOS 트랜지스터(M5)의 드레인에 연결되며, 소스는 제8 PMOS 트랜지스터(M8)의 드레인에 연결된다. 또한, 제6 PMOS 트랜지스터(M6)의 게이트와 제5 NMOS 트랜지스터(M5)의 게이트는 연결된다. 또한, 제6 NMOS 트랜지스터(M6)의 게이트는 제3 PMOS 트랜지스터(M3)의 드레인, 제2 NMOS 트랜지스터(M2)의 드레인 및 제1 NMOS 트랜지스터(M1)의 소스에 연결된다.
제8 PMOS 트랜지스터(M8)의 소스는 내부전원에 연결되고, 게이트에는 인에이블 신호가 인가된다. 또한, 제8 PMOS 트랜지스터(M8)의 드레인은 제6 PMOS 트랜지스터(M6)의 소스에 연결된다.
제7 PMOS 트랜지스터의 게이트 및 제8 PMOS 트랜지스터의 게이트에는 상기 인에이블 신호가 동시에 인가될 수 있다.
도 5에서 인에이블 신호가 0V인 경우, 제7 PMOS 트랜지스터(M7) 및 제8 PMOS 트랜지스터(M8)에 충분히 전류가 흐를 수 있도록 연결된다. 이때, 로우 신호가 0V인 경우, 외부 신호가 차단되어 기존의 값을 유지한다. 반대로, 로우 신호가 VddL이 되면, col/colB 전압에 따라서, x/y전압이 영향을 받게 된다. 그러나, 로우 신호의 전압이 낮아 제1 NMOS 트랜지스터(M1)의 저항이 제2 및 제5 NMOS 트랜지스터(M2, M5), 제3, 제7, 제6 및 제8 PMOS 트랜지스터(M3, M6, M7, M8)의 구동 능력에 비하여 낮은 구동 전류만을 구동하지 못하므로, col/colB의 상태에 관계없이 이전 x/y값을 유지하게 한다. 이는, 인에이블 신호가 0V일 경우 SRAM회로의 쓰기 기능이 동작하지 않고 이전 상태를 유지함을 의미한다.
도 5에서 인에이블 신호가 VddM인 경우, 제7 PMOS 트랜지스터(M7) 및 제8 PMOS 트랜지스터(M8)에 0V에 비하여 충분하지 않은 전류가 흐르게 한다. 이때, 로우 신호가 0V인 경우, SRAM의 외부 신호가 차단되어 기존의 값을 유지한다. 반대로, 로우 신호가 VddL이 되면, col/colB 전압에 따라서, x/y전압이 영향을 받게 된다. 이 경우 로우 신호의 전압이 낮아 제1 NMOS 트랜지스터(M1)의 저항이 커지지만, 제7 및 제8 PMOS 트랜지스터(M7, M8)에 의하여 전류가 제한되어, M1/M4를 통하여 x/y의 전압을 col/colB에 따라 변하도록 하게 한다. 이는, 인에이블 신호가 VddM일 경우, SRAM회로의 쓰기 기능이 동작하여 SRAM이 정상 상태로 동작함을 의미한다.
종래 기술에서는 인에이블 신호(EN_VB)가 SRAM을 동작시키기 위한 특정 전압만을 구동하도록 제안되어 있다. 이에 반하여, 본 발명에 따른 SRAM 회로는 인에이블 신호를 특정 구동 전압과 0V전압을 구동계의 신호에 따라 변하도록 설계함으로써 앤드(AND) 기능이 내장된 저전압구동 고전압 SRAM회로로 동작시킬 수 있게 된다.
앤드(AND) 기능을 구현하기 위해서는 위에서 언급한 종래기술1과 종래기술2의 단순조합인 도 4와 같은 회로로 구현 가능하지만, 이 경우 필요한 소자의 수는 최소 10개에 해당한다. 즉, NMOS 트랜지스터의 소자수는 6개, PMOS 트랜지스터의 소자수는 4개가 필요하며, 실제 구현시 10개 이상의 소자가 배치될 수 있는 면적이 필요하다.
이에 반하여, 본 발명에 따른 SRAM 회로는, 도 5에 도시된 바와 같이, 4개의 NMOS 트랜지스터(M1, M2, M4, M5)와 4개의 PMOS 트랜지스터(M3, M6, M7, M8)만을 필요로 하므로, 실제 구현시 최적화된 배치를 확보할 수 있게 된다.
한편, 구동계 입장에서는 종래기술1의 경우 입력 구동 신호인 컬럼 신호, 로우 신호 및 인에이블 신호를 저전압에서 고전압구동하기 위하여 레벨 시프터(Level shifter)를 사용하여야 하며, 이 경우 고전압 구동에 따른 추가 회로와 전력소모가 필요하게 된다는 문제점을 갖는다.
이에 반해, 본 발명에 따른 SRAM 회로는 구동 기판에서 레벨 시프터를 제거할 수 있게 되며, 전력소모를 (vddL/vddH)2의 비율로 감소시킬 수 있다는 기술적 효과를 도모한다.
본 발명에 따른 마이크로 디스플레이는 m개의 행과 n개의 열을 갖는 매트릭스 형태로 배열된 복수 개의 픽셀을 포함한다. 한편, 상기 픽셀에는 복수의 픽셀 메모리를 포함하는데, 픽셀 메모리는 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 해당 픽셀을 구동하는 SRAM 회로를 구비한다.
본 발명에 따른 마이크로 디스플레이에 구비되는 SRAM 회로는 4개의 NMOS 트랜지스터(M1, M2, M4, M5)와 4개의 PMOS 트랜지스터(M3, M6, M7, M8)를 포함한다. 4개의 NMOS 트랜지스터(M1, M2, M4, M5)와 4개의 PMOS 트랜지스터(M3, M6, M7, M8)의 연결관계는, 도 5에 도시된 바와 같으며, 위에서 상세히 설명한 바 중복 설명은 생략하기로 한다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
M1: 제1 NMOS 트랜지스터
M2: 제2 NMOS 트랜지스터
M3: 제3 PMOS 트랜지스터
M4: 제4 NMOS 트랜지스터
M5: 제5 NMOS 트랜지스터
M6: 제6 PMOS 트랜지스터
M7: 제7 PMOS 트랜지스터
M8: 제8 PMOS 트랜지스터

Claims (10)

  1. 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 픽셀을 구동시키는 SRAM 회로로서,
    상기 컬럼 신호가 드레인으로 인가되고, 상기 로우 신호가 게이트로 인가되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제2 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 소스에 드레인이 연결되는 제7 PMOS 트랜지스터;
    반전 컬럼 신호가 소스로 인가되고, 상기 로우 신호가 게이트로 인가되는 제4 NMOS 트랜지스터;
    상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제5 NMOS 트랜지스터;
    상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제6 PMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 소스에 드레인이 연결되는 제8 PMOS 트랜지스터;를 포함하는 SRAM 회로.
  2. 제1항에 있어서,
    상기 제3 PMOS 트랜지스터의 게이트 및 상기 제2 NMOS 트랜지스터의 게이트는 상기 제4 NMOS 트랜지스터의 드레인에 연결되고,
    상기 제6 PMOS 트랜지스터의 게이트 및 상기 제5 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 소스에 연결되는 SRAM 회로.
  3. 제1항에 있어서,
    상기 제7 PMOS 트랜지스터의 게이트 및 상기 제8 PMOS 트랜지스터의 게이트에는 상기 인에이블 신호가 동시에 인가되는 SRAM 회로.
  4. 제1항에 있어서,
    상기 제2 NMOS 트랜지스터의 소스 및 상기 제5 NMOS 트랜지스터의 소스는 그라운드에 연결되는 SRAM 회로.
  5. 제1항에 있어서,
    상기 제7 PMOS 트랜지스터의 소스 및 상기 제8 PMOS 트랜지스터의 소스는 내부전원과 연결되는 SRAM 회로.
  6. m개의 행과 n개의 열을 갖는 매트릭스 형태로 배열된 복수 개의 픽셀; 및
    상기 복수 개의 픽셀에 구비되며, 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 해당 픽셀을 구동하는 SRAM 회로를 구비하는 복수의 픽셀 메모리;를 포함하고,
    상기 SRAM 회로는 로우 신호와 인에이블 신호가 모두 선택되었을 때 컬럼 신호에 따라 픽셀을 구동시키는 SRAM 회로로서,
    상기 컬럼 신호가 드레인으로 인가되고, 상기 로우 신호가 게이트로 인가되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제2 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소스에 드레인이 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 소스에 드레인이 연결되는 제7 PMOS 트랜지스터;
    반전 컬럼 신호가 소스로 인가되고, 상기 로우 신호가 게이트로 인가되는 제4 NMOS 트랜지스터;
    상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제5 NMOS 트랜지스터;
    상기 제4 NMOS 트랜지스터의 드레인에 드레인이 연결되는 제6 PMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 소스에 드레인이 연결되는 제8 PMOS 트랜지스터;를 포함하는 마이크로 디스플레이.
  7. 제6항에 있어서,
    상기 제3 PMOS 트랜지스터의 게이트 및 상기 제2 NMOS 트랜지스터의 게이트는 상기 제4 NMOS 트랜지스터의 드레인에 연결되고,
    상기 제6 PMOS 트랜지스터의 게이트 및 상기 제5 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 소스에 연결되는 마이크로 디스플레이.
  8. 제6항에 있어서,
    상기 제7 PMOS 트랜지스터의 게이트 및 상기 제8 PMOS 트랜지스터의 게이트에는 상기 인에이블 신호가 인가되는 마이크로 디스플레이.
  9. 제7항에 있어서,
    상기 제2 NMOS 트랜지스터의 소스 및 상기 제5 NMOS 트랜지스터의 소스는 그라운드에 연결되는 마이크로 디스플레이.
  10. 제7항에 있어서,
    상기 제7 PMOS 트랜지스터의 소스 및 상기 제8 PMOS 트랜지스터의 소스는 내부전원과 연결되는 마이크로 디스플레이.
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KR102042004B1 (ko) 2017-09-28 2019-11-08 주식회사 라온텍 Sram 회로 및 이를 포함하는 디스플레이 장치

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