CN111627380A - 一种像素电路、阵列基板及显示面板 - Google Patents

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夏志强
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Abstract

本申请公开了一种像素电路、阵列基板及显示面板，其中，像素电路包括初始化模块、数据写入模块、控制模块和电流补充模块，在像素电路的驱动周期的发光阶段，控制模块在控制信号的控制下工作，产生第一驱动电流向发光单元传输，电流补充模块在控制信号的控制下工作，产生第二驱动电流向发光单元传输，发光单元在第一驱动电流和第二驱动电流的驱动下发光，由于驱动发光单元发光的电流为第一驱动电流和第二驱动电流之和，在满足发光单元需要大电流驱动的基础上，降低了单独通过控制模块和电流补充模块的电流值，从而降低了像素电路需要向发光单元提供大电流时，控制模块或电流补充模块落入线性区的概率。

Description

一种像素电路、阵列基板及显示面板
技术领域
本申请涉及显示技术领域，更具体地说，涉及一种像素电路、阵列基板及显示面板。
背景技术
像素电路(Pixel Circuit)是控制各类显示面板中的发光元件根据需求进行显示的重要结构。
在OLED(Organic Light Emitting Diode)显示面板、Micro-LED(Micro-LightEmitting Diode)显示面板和量子点(QuantumDot)显示面板等新型显示面板中，控制这些显示面板中的发光元件的像素电路的结构通常较为复杂，这些像素电路中通常包括由电容和多个薄膜晶体管构成的发光控制模块、初始化模块和数据写入模块等，其中，发光控制模块用于直接驱动发光元件发光。
但发明人通过研究发现，当根据设计需求，像素电路中需要通过大电流对发光元件进行驱动时，可能会导致像素电路的发光控制模块中的薄膜晶体管落入线性区，这会导致像素电路失去控制通过发光元件的电流的能力，造成显示面板的显示异常。
发明内容
为解决上述技术问题，本申请提供了一种像素电路、阵列基板及显示面板，以降低像素电路需要向发光单元提供大电流而导致控制模块落入线性区的概率，并降低由于控制模块落入线性区而导致的显示异常的概率。
为实现上述技术目的，本申请实施例提供了如下技术方案：
一种像素电路，包括：初始化模块、数据写入模块、控制模块和电流补充模块；其中，
初始化模块、数据写入模块、控制模块和电流补充模块的控制端均用于接收控制信号；
初始化模块还包括第一输入端，数据写入模块还包括第二输入端，第一输入端用于接收参考信号，第二输入端用于接收数据信号；
控制模块还包括第一电源输入端和第一输出端，电流补充模块还包括第二电源输入端和第二输出端，第一电源输入端和第二电源输入端均用于接收工作电压，第一输出端用于输出第一驱动电流，第二输出端用于输出第二驱动电流；
像素电路的驱动周期包括发光阶段；
在发光阶段，控制信号用于控制控制模块工作，以使控制模块根据数据信号和工作电压产生第一驱动电流，第一驱动电流向发光单元传输，和用于控制电流补充模块工作，以使电流补充模块根据数据信号和工作电压产生第二驱动电流，第二驱动电流向发光单元传输，发光单元在第一驱动电流和第二驱动电流的驱动下发光。
一种阵列基板，包括：
衬底；
位于所述衬底上阵列排布的多个显示单元；
与所述显示单元电连接的像素电路，所述像素电路包括上述任一项所述的像素电路。
一种显示面板，包括：
相对设置的阵列基板和对置基板；
所述阵列基板包括上述一项所述的阵列基板。
从上述技术方案可以看出，本申请实施例提供了一种像素电路、阵列基板及显示面板，其中，像素电路包括初始化模块、数据写入模块、控制模块和电流补充模块，在像素电路的驱动周期的发光阶段，控制模块在控制信号的控制下工作，产生第一驱动电流向发光单元传输，电流补充模块在控制信号的控制下工作，产生第二驱动电流向发光单元传输，发光单元在第一驱动电流和第二驱动电流的驱动下发光，由于驱动发光单元发光的电流为第一驱动电流和第二驱动电流之和，在满足发光单元需要大电流驱动的基础上，降低了单独通过控制模块和电流补充模块的电流值(即降低了第一驱动电流和第二驱动电流的电流值)，从而降低了像素电路需要向发光单元提供大电流时，控制模块或电流补充模块落入线性区的概率，从而降低了像素电路失去对发光单元的电流控制能力的概率，改善了显示效果。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请的一个实施例提供的一种像素电路的结构示意图；
图2为本申请的另一个实施例提供的一种像素电路的结构示意图；
图3为本申请的又一个实施例提供的一种像素电路的结构示意图；
图4为本申请的一个可选实施例提供的一种像素电路的结构示意图；
图5为本申请的另一个可选实施例提供的一种像素电路的结构示意图；
图6为本申请的又一个可选实施例提供的一种像素电路的结构示意图；
图7为本申请的一个实施例提供的一种第一控制信号、第二控制信号和第三控制信号的时序关系示意图；
图8为本申请的一个具体实施例提供的一种像素电路的结构示意图；
图9为本申请的一个实施例提供的一种第四控制信号、第五控制信号和第六控制信号的时序关系示意图；
图10为本申请的另一个具体实施例提供的一种像素电路的结构示意图；
图11为本申请的一个实施例提供的一种第七控制信号、第八控制信号和第九控制信号的时序关系示意图；
图12为本申请的一个实施例提供的一种阵列基板的俯视结构示意图；
图13为本申请的一个实施例提供的一种显示面板的外观示意图。
具体实施方式
正如背景技术中，像素电路在需要为发光单元提供大电流时，可能会导致作为控制模块的薄膜晶体管落入线性区，具体地，在像素电路结构不变的情况下，当需要提高像素电路为发光单元提供的驱动电流值时，通常通过减小为像素电路输入的数据信号的电压的方式实现，这会导致发光单元的阳极的电位上升，进而可能导致作为控制模块的薄膜晶体管的栅漏电压小于其阈值电压从而落入线性区，此时落入线性区的薄膜晶体管失去了对发光单元提供的驱动电流的调制能力，使得像素电路整体失去了对于驱动电流的调制能力，即丧失了对于发光单元的亮度的控制能力，从而使得整个显示面板的显示异常。
为了解决这一问题，本申请实施例提供了一种像素电路、阵列基板及显示面板，其中，像素电路包括初始化模块、数据写入模块、控制模块和电流补充模块，在像素电路的驱动周期的发光阶段，控制模块在控制信号的控制下工作，产生第一驱动电流向发光单元传输，电流补充模块在控制信号的控制下工作，产生第二驱动电流向发光单元传输，发光单元在第一驱动电流和第二驱动电流的驱动下发光，由于驱动发光单元发光的电流为第一驱动电流和第二驱动电流之和，在满足发光单元需要大电流驱动的基础上，降低了单独通过控制模块和电流补充模块的电流值(即降低了第一驱动电流和第二驱动电流的电流值)，从而降低了像素电路需要向发光单元提供大电流时，控制模块或电流补充模块落入线性区的概率，从而降低了像素电路失去对发光单元的电流控制能力的概率，改善了显示效果。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种像素电路，如图1和图2所示，图1和图2为本申请实施例提供的一种像素电路的结构示意图，像素电路包括：初始化模块200、数据写入模块300、控制模块100和电流补充模块400；其中，
初始化模块200、数据写入模块300、控制模块100和电流补充模块400的控制端均用于接收控制信号。
初始化模块200还包括第一输入端IN1，数据写入模块300还包括第二输入端IN2，第一输入端IN1用于接收参考信号，第二输入端IN2用于接收数据信号。
控制模块100还包括第一电源输入端CI1和第一输出端O1，电流补充模块400还包括第二电源输入端CI2和第二输出端O2，第一电源输入端CI1和第二电源输入端CI2均用于接收工作电压，第一输出端O1用于输出第一驱动电流，第二输出端O2用于输出第二驱动电流。
像素电路的驱动周期包括发光阶段。
在发光阶段，控制信号用于控制控制模块100工作，以使控制模块100根据数据信号和工作电压产生第一驱动电流，第一驱动电流向发光单元D传输，和用于控制电流补充模块400工作，以使电流补充模块400根据数据信号和工作电压产生第二驱动电流，第二驱动电流向发光单元D传输，发光单元D在第一驱动电流和第二驱动电流的驱动下发光。
在图1和图2所示的像素电路中，PVDD和PVEE表示分别两个电源信号，PVDD为正电源信号或称高电平电源信号，PVEE为负电源信号或称低电平电源信号。Vctrl表示控制信号，Vdata表示数据信号，Vref表示参考信号。
在图1和图2中，主要区别是数据写入模块300的输出端的连接关系以及电流补充模块的第二输出端O2的连接关系，在图1中，数据写入模块300的输出端与控制模块100连接，在数据写入过程中，数据写入模块300将数据信号写入控制模块100。在图2中，数据写入模块300与初始化模块200连接，在数据写入过程中，数据写入模块300将数据信号经初始化模块200写入控制模块100。
另外，在图1中，电流补充模块400的输出端与控制模块100连接，而在图2中，电流补充模块400的输出端直接与发光单元D的阳极连接。但无论电流补充模块400的输出端与控制模块100连接，还是与发光单元D的阳极直接连接，电流补充模块400在发光阶段时产生的第二驱动电流最终均流向发光单元D的阳极，即在图1中，电流补充模块400工作状态下产生的第二驱动电流先流经控制模块100，通过控制模块100的输出端与控制模块100产生的第一驱动电流一通流向发光单元D的阳极。
需要说明的是，控制信号通常包括多个子信号，每个子信号与其他子信号的电平时序通常不同，控制模块100、数据写入模块300、电流补充模块400和初始化模块200接收的控制信号的子信号可以相同也可以不同，例如电流补充模块400和控制模块100均需在发光阶段工作，因此电流补充模块400和控制模块100接收的控制信号的子信号可以相同，以使电流补充模块400和控制模块100可以在发光阶段同时工作，并分别产生第一驱动电流和第二驱动电流向发光单元D传输，但本申请对数据写入模块300、电流补充模块400、控制模块100和初始化模块200接收的控制信号的子信号之间的时序关系并不做限定，具体视实际情况而定。
本实施例提供的像素电路中，由于电流补充模块400和控制模块100在发光阶段同时向发光单元D提供驱动电流(分别为第二驱动电流和第一驱动电流)，使得发光单元D实际在第一驱动电流和第二驱动电流的共同驱动下进行发光，可以在单个驱动电流均较小(即第一驱动电流和第二驱动电流均较小)的情况下，为发光单元D提供一个较大的驱动电流，从而实现在满足发光单元D的大驱动电流需求的情况下，降低控制模块100和电流补充模块400各自落入线性区的风险的目的。
举例来说，假设第一驱动电流和第二驱动电流相同，则发光单元D最终接收的用于驱动其发光的驱动电流即为两倍的第一驱动电流或两倍的第二驱动电流，这样使得发光单元D最终接收的驱动电流的幅值较大，而控制模块100产生的第一驱动电流和电流补充模块400产生的第二驱动电流均较小，即流经控制模块100和电流补充模块400的电流均较小，降低了控制模块100和电流补充模块400中的薄膜晶体管的由于通过较大电流而落入线性区的风险。
并且在当第一驱动电流和第二驱动电流之和作为发光单元D的驱动电流仍然不能满足发光单元D的驱动要求时，可以通过降低数据信号的幅值的方式同时提高第一驱动电流和第二驱动电流的幅值，当控制模块100产生的第一驱动电流和电流补充模块400产生的第二驱动电流相等时，降低较小幅度的数据信号幅值即可实现相较于现有技术中的像素电路的驱动电流的双倍提升(第一驱动电流和第二驱动电流各自提升的幅值均等于现有技术中的像素电路降低该幅度的数据信号幅值提升的驱动电流)，仍然可以在一定程度上降低控制模块100和电流补充模块400落入线性区的风险。
还需要说明的是，现有技术中除了包括上述通过降低数据信号的方式提高通过发光单元D的驱动电流方式之外，还包括通过降低PVEE提高通过发光单元D的驱动电流的方式，但降低PVEE以提高驱动电流的方式会增加PVDD与PVEE之间的压差，导致像素电路的功耗增加，从而导致显示面板的整体功耗增加。
下面对驱动电路的驱动周期的其他阶段进行描述，可选的，在本申请的一个实施例中，驱动周期还包括：第一阶段和第二阶段。
在第一阶段，控制信号用于控制初始化模块200工作，以使初始化模块200利用参考信号对像素电路进行复位。
或用于控制初始化模块200和数据写入模块300均工作，以使初始化模块200利用参考信号对像素电路进行复位，并使数据写入模块300将数据信号写入像素电路。
在第二阶段，控制信号用于控制数据写入模块300工作，以使数据写入模块300将数据信号写入像素电路。
或用于对初始化模块200进行阈值补偿。
在第一阶段和第二阶段，初始化模块200和数据写入模块300所执行的不同功能根据具体的电路结构而定。
大体来说，对于一些结构的像素电路而言，在第一阶段和第二阶段需要对像素电路进行复位和数据信号写入即可，而对于另一些结构的像素电路而言，在第一阶段和第二阶段除了需要对像素电路进行复位和数据信号写入之外，还需要对像素电路进行阈值补偿，本申请对此并不做限定，具体视实际情况而定。
对于电流补充模块400的具体结构而言，参考图3，图3为本申请的另一个实施例提供的像素电路的结构示意图，在图3中，电流补充模块400包括：开关单元410和驱动单元420；其中，
驱动单元420，用于在第二阶段或发光阶段，利用数据信号偏置在第一工作状态。
开关单元410，用于在发光阶段，利用控制信号导通，以使驱动单元420在第一工作状态下利用工作电压产生第二驱动电流。
在本实施例中，开关单元410用于接收控制信号，驱动单元420与控制模块100连接，在像素电路的一个驱动周期中，在第二阶段或发光阶段，写入像素电路的数据信号将驱动单元420偏置在第一工作状态，第一工作状态可以为薄膜晶体管的饱和区，在发光阶段，开关单元410在控制信号的控制下导通，以使开关单元410和驱动单元420形成通路，驱动单元420接收电源信号PVDD，产生第二驱动电流并进行输出。
下面对开关单元和驱动单元的可行结构进行描述，参考图4和图5，图4和图5为本申请实施例提供的电流补充模块400的电路结构示意图，在图4中，开关单元410包括第一晶体管M1，驱动单元420包括至少一个第二晶体管M2，第一晶体管M1的控制极用于接收控制信号，第一晶体管M1与驱动单元串联连接，即第一晶体管M1的第一极与驱动单元420的输入端电连接，第二晶体管M2的第二极与发光单元D的阳极电连接，或者第一晶体管M1的第一极用于接收电源信号PVDD，第一晶体管M1的第二极与驱动单元420的输入端电连接。
驱动单元420包括至少一个第二晶体管M2，在图4中，第二晶体管M2的数量为一个，在图5中，第二晶体管M2的数量为多个。第二晶体管M2用于在第二阶段或发光阶段，利用数据信号偏置在第二工作状态。
仍然参考图5，当第二晶体管M2的数量为多个时，多个第二晶体管M2并联连接，并联连接的多个第二晶体管M2在工作时可以同时产生多个支路电流，这些支路电流汇聚在一起形成第二驱动电流，有利于提高第二驱动电流的幅值。在图5中，以第二晶体管M2的数量为两个为例进行说明，两个第二晶体管M2的控制极均与控制模块100电连接，两个第二晶体管M2的第一极电连接在一起与第一晶体管M1的第二极电连接，两个第二晶体管M2的第二极电连接在一起，作为第二输出端O2与控制模块100或发光单元D的阳极电连接。
下面对控制信号包括的具体子信号和像素电路的其他模块的可行结构进行说明。
在本申请的又一个实施例中，参考图6，图6为本申请的一个实施例提供的一种像素电路的结构示意图，控制信号包括：第一控制信号、第二控制信号和第三控制信号。
初始化模块200还包括：第一控制端和第二控制端。
数据写入模块300还包括：第三控制端。
第一控制信号通过第一控制端向初始化模块200输入，用于在第一阶段，控制初始化模块200利用参考信号对像素电路进行复位。
第二控制信号通过第二控制端向初始化模块200输入，且通过第三控制端向数据写入模块300输入，用于在第二阶段，控制数据写入模块300和初始化模块200将数据信号写入像素电路。
第三控制信号用于在发光阶段控制控制模块100工作，以使控制模块100根据数据信号和工作电压产生第一驱动电流，和用于控制电流补充模块400工作，以使电流补充模块400根据数据信号和工作电压产生第二驱动电流。
在图6中，第一控制信号用Scan1表示，第二控制信号用Scan2表示，第三控制信号用Emit1表示。
仍然参考图6，控制模块包括第一控制单元和第二控制单元；其中，
第一控制单元，用于在第二阶段，利用数据信号，将第一控制单元的状态偏置在第三工作状态。
第二控制单元，用于在发光阶段，根据第三控制信号导通，以使第一控制单元在第三工作状态下利用工作电压产生第一驱动电流。
第一控制单元包括：第三晶体管M3和第四晶体管M4。
第二控制单元包括第五晶体管M5。
第三晶体管M3的第一极用于接收工作电压，第三晶体管M3的第二极与第五晶体管M5的第一极电连接，第五晶体管M5的第二极与第四晶体管M4的第一极电连接，第四晶体管M4的第二极与发光单元D的阳极电连接。
第三晶体管M3和第四晶体管M4的控制极用于接收第三控制信号。
第五晶体管M5的控制极与初始化模块200电连接。
数据写入模块300包括第八晶体管M8。
初始化模块200包括：第一电容Cst1、第六晶体管M6、第七晶体管M7和第九晶体管M9；其中，
第六晶体管M6的控制极和第八晶体管M8的控制极用于接收第二控制信号；第七晶体管M7的控制极和第九晶体管M9的控制极用于接收第一控制信号。
第八晶体管M8的第一极用于接收数据信号，第八晶体管M8的第二极与第三晶体管M3和第五晶体管M5的连接节点电连接。
第六晶体管M6的第一极与第一电容Cst1的一端、第三晶体管M3的控制极和第七晶体管M7的第二极均电连接，第一电容Cst1的另一端与第三晶体管M3远离第五晶体管M5的一端电连接；第六晶体管M6的第二极与第五晶体管M5和第四晶体管M4的连接节点电连接。
第七晶体管M7的第一极和第九晶体管M9的第一极均用于接收参考信号。
第九晶体管M9的第二极与第四晶体管M4与发光单元D的连接节点电连接。
在图6中，第一晶体管M1至第九晶体管M9均以P型薄膜晶体管为例进行示例性说明，在本申请的其他实施例中，第一晶体管M1至第九晶体管M9还可以均为N型薄膜晶体管，本申请对此并不做限定。在本实施例中，结合图7，图7为第一控制信号、第二控制信号和第三控制信号的时序示意图，像素电路的工作过程简述如下，在第一阶段T1，第一控制信号Scan1为低电平，第二控制信号Scan2和第三控制信号Emit为高电平，第七晶体管M7和第九晶体管M9导通，参考信号写入到N1和N2节点，以对N1和N2节点复位，此时N1和N2节点的电压均为参考信号。
在第二阶段T2，第一控制信号Scan1为高电平，第二控制信号Scan2为低电平，第三控制信号Emit为高电平，此时第六晶体管M6、第五晶体管M5和第八晶体管M8导通，且第五晶体管M5、第六晶体管M6和第八晶体管M8构成二极管接法，数据信号写入到第五晶体管M5中，此时N1节点的电位等于Vdata与第五晶体管M5的阈值电压的绝对值的差值，即Vdata-Vth，Vth表示第五晶体管M5的阈值电压的绝对值。
在发光阶段T3，第一控制信号Scan1和第二控制信号Scan2为高电平，第三控制信号Emit为低电平，此时第三晶体管M3、第五晶体管M5和第四晶体管M4导通，第五晶体管M5产生第一驱动电流，同时第一晶体管M1和第二晶体管M2导通，第二晶体管M2产生第二驱动电流。第一驱动电流和第二驱动电流流过导通的第四晶体管M4后，驱动发光单元D发光，此时，N1节点的电位仍为Vdata-Vth，第一驱动电流表示如下：
Id＝k(Vgs-Vth)2＝k[PVDD-(Vdata-Vth)-Vth]2＝k(PVDD-Vdata)2；
其中，Id表示第一驱动电流，Vgs表示第五晶体管M5的栅源电压，PVDD表示工作电压。从第一驱动电流的表达式可以看出，如果当发光单元仅依靠第一驱动电流驱动发光时，如果想要增加通过发光单元的电流，通常需要通过降低数据信号Vdata的幅值的方式，这种方式可能会导致第五晶体管M5落入线性区。具体举例来说，假设第五晶体管的阈值电压Vth＝-2V，数据电压Vdata＝3V，N1节点的电压VN1＝1V，发光时发光单元的阳极电压为1V，此时第五晶体管M5的栅源电压Vgs＝-3.6V，栅漏电压Vgd＝0V，处于饱和区。
当通过减小数据电压Vdata的方式增大第一驱动电流以期望增加通过发光单元的电流时，随着Vdata的减小，阳极电位会随之上升，假设此时发光单元阳极电位为2V，数据信号Vdata＝1V，N1节点的电压VN1＝-1V，第五晶体管的栅漏电压Vgd＝-3V＜Vth，此时第五晶体管M5会工作在线性区，失去对第一驱动电流的控制能力。
而在本实施例中，除了第一驱动电流外，第二晶体管M2产生的第二驱动电流会和第一驱动电流叠加，共同用于驱动发光单元，仍然参考图6，当第二晶体管M2的数量为一个，且第二晶体管M2与第五晶体管M5相同时，第二驱动电流与第一驱动电流大小相同，此时驱动发光单元的电流为第一驱动电流和第二驱动电流的和，更加有利于满足发光单元对于大电流驱动的要求。即使在第一驱动电流和第二驱动电流同时驱动发光单元的情况下仍然无法满足发光单元的驱动要求时，通过降低数据信号的幅值可以同时提升第一驱动电流和第二驱动电流的幅值，即假设现有技术中需要将数据信号的幅值降低ΔV才可满足发光单元对于驱动电流的要求，则在本实施例中，仅需要将数据信号的幅值降低
Figure BDA0002559965980000111
即可满足发光单元对于驱动电流的要求，有效降低第二晶体管M2和第五晶体管M5落入线性区的风险。
从图6中可以发现，N1节点的电位同时对第二晶体管M2和第五晶体管M5进行偏置，且在发光阶段，第二晶体管M2的第一极和第五晶体管M5的第一极均用于接收电源信号PVDD，第二晶体管M2的第二极和第五晶体管M5的第二极电连接，即第二晶体管M2和第五晶体管M5在工作时各个端口的状态完全一致，当第二晶体管M2和第五晶体管M5的类型和尺寸一致，且电流补充模块400中的第二晶体管M2的数量为一个时，第一驱动电流和第二驱动电流的大小可以完全一致，当第二晶体管M2和第五晶体管M5的类型和尺寸一致，且电流补充模块400中第二晶体管M2的数量为N个，N≥2时，第二驱动电流为第一驱动电流的N倍。
在上述实施例的基础上，在本申请的一个可选实施例中，如图8所示，图8为本申请实施例提供的另一种像素电路的结构示意图，控制信号包括：第四控制信号、第五控制信号和第六控制信号。
数据写入模块300还包括：第四控制端。
初始化模块200还包括：第四控制端和第五控制端。
数据写入模块300还包括：第六控制端。
第四控制信号通过第四控制端向初始化模块200传输。
第五控制信号通过第五控制端向初始化模块200传输，并通过第六控制端向数据写入模块300传输。
第六控制信号向控制模块100和电流补充模块400传输。
在第一阶段，第四控制信号和第五控制信号用于控制控制模块100利用参考信号对像素电路进行复位，并控制数据写入模块300将数据信号写入像素电路。
在第二阶段，第五控制信号用于对初始化模块200进行阈值补偿。
在发光阶段，第六控制信号用于控制控制模块100根据数据信号和工作电压产生第一驱动电流，第一驱动电流向发光单元D传输，和用于控制电流补充模块400根据数据信号和工作电压产生第二驱动电流，第二驱动电流向发光单元D传输。
在图9中，第四控制信号用S1表示，第五控制信号用S2表示，第六控制信号用EM表示。
仍然参考图8，控制模块100包括：第十晶体管M10和第十一晶体管M11；其中，
第十晶体管M10的控制极与初始化模块200电连接，第十一晶体管M11的控制极与开关单元电连接，用于接收第四控制信号。
第十晶体管M10的第一极用于接收工作电压，第十晶体管M10的第二极与第十一晶体管M11的第一极电连接，第十一晶体管M11的第二极与发光单元D的阳极电连接。
数据写入模块300包括第十二晶体管M12。
初始化模块200包括：第二电容Cst2、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17；其中，
第十二晶体管M12的控制极用于接收第四控制信号，第十二晶体管M12的第一极用于接收参考信号，第十二晶体管M12的第二极与第一电容Cst1的一端以及第十三晶体管M13的第二极均电连接；第二电容Cst2的另一端与第十四晶体管M14的第一极和第十晶体管M10的控制极均电连接。
第十三晶体管M13的控制极用于接收第六控制信号，第十三晶体管M13的第一极用于接收数据信号。
第十四晶体管M14的控制极、第十七晶体管M17的控制极以及第十五晶体管M15的控制极均用于接收第六控制信号，第晶体管的第二极与第十七晶体管M17的第一极以及第十五晶体管M15的第二极均电连接，第十七晶体管M17的第二极与第十晶体管M10和第十一晶体管M11的连接节点电连接，第十五晶体管M15的第一极与第十六晶体管M16的第二极电连接，第十六晶体管M16的第一极用于接收参考信号，第十六晶体管M16的控制极用于接收第五控制信号。
在图8中，第十晶体管M10至第十七晶体管M17均以P型薄膜晶体管为例进行示例性说明，在本申请的其他实施例中，第十晶体管M10至第十七晶体管M17还可以均为N型薄膜晶体管，本申请对此并不做限定。
在本实施例中，结合参考图9，图9为第四控制信号、第五控制信号和第六控制信号的时序示意图，像素电路的工作过程简述如下，在第一阶段T1，第四控制信号S1和第五控制信号S2均为低电平，第六控制信号EM为高电平，第十三晶体管M13、第十六晶体管M16、第十五晶体管M15、第十四晶体管M14和第十七晶体管M17导通，数据信号写入Q1节点，即Q1节点的电位等于数据信号Vdata，参考信号写入Q2节点，即Q2节点的电位等于参考信号Vref。
在第二阶段T2，第四控制信号S1和第六控制信号EM为高电平，第五控制信号S2为低电平，此时第十六晶体管M16由导通状态转为关断状态，第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十七晶体管M17保持导通，此时，Q1节点的电位仍为数据信号，即VQ1＝Vdata，Q2节点的电位变为电源信号PVDD与薄膜晶体管的阈值电压的绝对值的差值，即VQ2＝PVDD-Vth，完成阈值补偿。
在发光阶段T3，第四控制信号S1和第五控制信号S2均为高电平，第六控制信号EM为低电平，此时第十晶体管M10、第十一晶体管M11、第一晶体管M1和第二晶体管M2导通，第十晶体管M10产生第一驱动电流，第二晶体管M2产生第二驱动电流，第一驱动电流和第二驱动电流共同驱动发光单元D发光。此时Q1节点的电位VQ1＝Vref，Q1节点的电位变化ΔV＝Vref-Vdata，Q2节点的电位VQ2＝PVDD-Vth+Vref-Vdata。
类似的第一驱动电流的表达式为：
Id＝k(Vgs-|Vth)2＝k(PVDD-PVDD+|Vth|-Vref+Vdata-|Vth)2＝k(Vdata-Vref)2；
其中，Id表示第一驱动电流，Vgs表示第十晶体管的栅源电压。图8所示的像素电路与图6所示的像素电路相反，数据信号Vdata越高，当处于发光阶段T3时，第六控制信号EM为低电平，Q1节点被向下耦合量越大，第一驱动电流越大，当有大电流需求的时候，数据信号Vdata的幅值需要设置的较高，而参考信号Vref的幅值需要设置较低，同样的Q2节点电位越低，第十晶体管M10也有落入线性区的风险。
在图9中，Q2节点的电位同时对第十晶体管M10和第二晶体管M2进行偏置，且在发光阶段，第十晶体管M10的第一极与第二晶体管M2的第一极均用于接收电源信号PVDD，第二晶体管M2的第二极和第十晶体管M10的第二极均通过一个导通的P型薄膜晶体管与发光单元D的阳极电连接，即第十晶体管M10和第二晶体管M2在工作时各个端口的状态完全一致，当第二晶体管M2和第十晶体管M10的类型和尺寸完全一致，且第二晶体管M2的数量为一个时，第一驱动电流和第二驱动电流的大小可以完全一致，当电流补充模块400中第二晶体管M2的数量为N个，N≥2时，第二驱动电流为第一驱动电流的N倍。
在上述实施例的基础上，在本申请的另一个可选实施例中，如图10所示，图10为本申请实施例提供的又一种像素电路的结构示意图，控制信号包括：第七控制信号、第八控制信号和第九控制信号。
数据写入模块300还包括：第八控制端。
初始化模块200还包括：第七控制端。
第七控制信号向控制模块100和电流补充模块400输入。
第八控制信号通过第七控制端向初始化模块200输入。
第九控制信号通过第八控制端向数据写入模块300输入。
在第一阶段，第八控制信号用于控制初始化模块200利用参考信号对像素电路进行复位。
在第二阶段，第九控制信号用于控制数据写入模块300将数据信号写入像素电路。
在发光阶段，第七控制信号用于控制控制模块100根据数据信号和工作电压产生第一驱动电流，和用于控制电流补充模块400根据数据信号和工作电压产生第二驱动电流。
在图10中，标号S3表示第八控制信号，S4表示第九控制信号，EM2表示第七控制信号。
仍然参考图10，控制模块100包括第十八晶体管M18和第十九晶体管M19；其中，
第十八晶体管M18的控制极与初始化模块200电连接，第十九晶体管M19的控制极与电流补充模块400电连接，第十九晶体管M19的控制极用于接收第七控制信号。
第十八晶体管M18的第一极用于接收工作电压，第十八晶体管M18的第二极与第十九晶体管M19的第一极电连接，第十九晶体管M19的第二极与发光单元D的阳极电连接。
初始化模块200包括：第三电容Cst3、第二十晶体管M20和第二十一晶体管M21。
数据写入模块300包括第二十二晶体管M22，其中，
第二十晶体管M20的控制极用于接收第八控制信号，第二十晶体管M20的第一极与第三电容Cst3的一端以及第十八晶体管M18的控制极均电连接，第二十晶体管M20的第二极与第十八晶体管M18的第二极以及第十九晶体管M19的第一极均电连接。
第二十二晶体管M22的控制极用于接收第九控制信号，第二十二晶体管M22的第一极用于接收数据信号，第二十二晶体管M22的第二极与第二十一晶体管M21的第二极以及第三电容Cst3的另一端均电连接。
第二十一晶体管M21的控制极用于接收第八控制信号，第二十一晶体管M21的第一极用于接收参考信号。
在图10中，第十八晶体管M18至第二十二晶体管M22均以P型薄膜晶体管为例进行示例性说明，在本申请的其他实施例中，第十八晶体管M18至第二十二晶体管M22还可以均为N型薄膜晶体管，本申请对此并不做限定。
在本实施例中，结合参考图11，图11为第七控制信号EM2、第八控制信号S3和第九控制信号S4的时序关系示意图，像素电路的工作过程简述如下，在第一阶段T1，第八控制信号S3为低电平，第七控制信号EM2和第九控制信号S4均为高电平，此时第二十晶体管M20和第二十一晶体管M21导通，参考信号写入X1节点，即VX1＝Vref，X2节点的电位为电源信号PVDD与薄膜晶体管的阈值电压绝对值的差值，即VX2＝PVDD-Vth。
在第二阶段T2，第九控制信号S4为低电平，第七控制信号EM2和第八控制信号S3均为高电平，此时第二十二晶体管M22导通，数据信号写入X1节点，即VX1＝Vdata，X1节点的电位变化为数据信号与参考信号的差值，即ΔV＝Vdata-Vref，X2节点的电位变化为电源信号PVDD与薄膜晶体管的阈值电压绝对值做差后与X1节点的电位变化的和，即VX2＝PVDD-Vth+ΔV，其中，ΔV表示X1节点的电位变化，Vth表示薄膜晶体管的阈值电压。
在发光阶段，第七控制信号EM2为低电平，第八控制信号S3和第九控制信号S4均为高电平，此时第二晶体管M2、第一晶体管M1、第十八晶体管M18和第十九晶体管M19均导通，第二晶体管M2产生第二驱动电流，第十八晶体管M18产生第一驱动电流，第一驱动电流和第二驱动电流共同驱动发光单元D发光。第一驱动电流的表达式如下：
Id＝k(Vgs-Vth)2＝k(PVDD-PVDD+Vth-Vdata+Vref-Vth)2＝k(Vref-Vdata)2；
其中，Vgs表示第十八晶体管M18的栅源电压，Vth表示第十八晶体管M18的阈值电压。从第一驱动电流的表达式中可以看出，如果当发光单元仅依靠第一驱动电流驱动发光时，如果想要增加通过发光单元的电流，通常需要通过降低数据信号Vdata的幅值的方式，与图6所示的像素电路类似的，这种方式可能会导致第十八晶体管M18落入线性区。
在本实施例中，除了第一驱动电流外，第二晶体管M2产生的第二驱动电流会和第一驱动电流叠加，共同用于驱动发光单元，仍然参考图10，当第二晶体管M2的数量为一个，且第二晶体管M2与第十八晶体管M18相同时，第二驱动电流与第一驱动电流大小相同，此时驱动发光单元的电流为第一驱动电流和第二驱动电流的和，更加有利于满足发光单元对于大电流驱动的要求。即使在第一驱动电流和第二驱动电流同时驱动发光单元的情况下仍然无法满足发光单元的驱动要求时，通过降低数据信号的幅值可以同时提升第一驱动电流和第二驱动电流的幅值，即假设现有技术中需要将数据信号的幅值降低ΔV才可满足发光单元对于驱动电流的要求，则在本实施例中，仅需要将数据信号的幅值降低
Figure BDA0002559965980000171
即可满足发光单元对于驱动电流的要求，有效降低第二晶体管M2和第十八晶体管M18落入线性区的风险。
在图10中，X2节点的电位同时对第十八晶体管M18和第二晶体管M2进行偏置，且在发光阶段，第十八晶体管M18的第一极与第二晶体管M2的第一极均用于接收电源信号PVDD，第二晶体管M2的第二极和第十八晶体管M18的第二极均通过一个导通的P型薄膜晶体管与发光单元D的阳极电连接，即第十八晶体管M18和第二晶体管M2在工作时各个端口的状态完全一致，当第二晶体管M2和第十八晶体管M18的类型和尺寸完全一致，且第二晶体管M2的数量为一个时，第一驱动电流和第二驱动电流的大小可以完全一致，当电流补充模块400中的第二晶体管M2的数量为N个，N≥2时，第二驱动电流为第一驱动电流的N倍。
相应的，本申请实施例还提供了一种阵列基板，如图12所示，图12为阵列基板的俯视结构示意图，阵列基板包括：
衬底A100。
位于衬底A100上阵列排布的多个显示单元。
与显示单元电连接的像素电路，像素电路包括如上述任一实施例所述的像素电路。
在图12中，还示出了像素驱动电路、第一栅极驱动电路、第二栅极驱动电路、交叉排布的多条栅极线A400和多条数据线A300，多条栅极线A400和多条数据线A300的交叉限定区域中用于设置显示单元。
在图12中，阵列基板的驱动方式为交叉驱动，在本申请的一些实施例中，阵列基板的驱动方式还可以为双边驱动或单边驱动等。此外，在本申请的一些实施例中，像素驱动电路、第一栅极驱动电路和第二栅极驱动电路还可以集成在同一个集成电路中。本申请对此并不做限定，具体视实际情况而定。
需要说明的是，在图12中以标号A200表示显示单元和像素电路的集合，并非单独示出的显示单元或像素电路。
相应的，本申请实施例还提供了一种显示面板，如图13所示，图13为显示面板B100的外观示意图，显示面板B100包括：
相对设置的阵列基板和对置基板。
阵列基板为上述实施例所述的阵列基板。
当阵列基板上以COA(Color Filter on Array)工艺集成了黑矩阵以及彩膜等结构后，对置基板可以是具备保护功能的玻璃盖板或亚克力盖板等保护盖板。
当阵列基板上不具备黑矩阵和彩膜等结构时，对置基板可以是包括黑矩阵和位于黑矩阵限定区域中的彩膜的彩膜基板。彩膜通常包括红色色阻、绿色色阻和蓝色色阻。当阵列基板为量子点阵列基板时，彩膜还可以包括红色光致转换层、绿色光致转换层和色散层。
综上所述，本申请实施例提供了一种像素电路、阵列基板及显示面板，其中，像素电路包括初始化模块、数据写入模块、控制模块和电流补充模块，在像素电路的驱动周期的发光阶段，控制模块在控制信号的控制下工作，产生第一驱动电流向发光单元传输，电流补充模块在控制信号的控制下工作，产生第二驱动电流向发光单元传输，发光单元在第一驱动电流和第二驱动电流的驱动下发光，由于驱动发光单元发光的电流为第一驱动电流和第二驱动电流之和，在满足发光单元需要大电流驱动的基础上，降低了单独通过控制模块和电流补充模块的电流值(即降低了第一驱动电流和第二驱动电流的电流值)，从而降低了像素电路需要向发光单元提供大电流时，控制模块或电流补充模块落入线性区的概率，从而降低了像素电路失去对发光单元的电流控制能力的概率，改善了显示效果。
本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (18)

1.一种像素电路，其特征在于，包括：初始化模块、数据写入模块、控制模块和电流补充模块；其中，
所述初始化模块、数据写入模块、所述控制模块和所述电流补充模块的控制端均用于接收控制信号；
所述初始化模块还包括第一输入端，所述数据写入模块还包括第二输入端，所述第一输入端用于接收参考信号，所述第二输入端用于接收数据信号；
所述控制模块还包括第一电源输入端和第一输出端，所述电流补充模块还包括第二电源输入端和第二输出端，所述第一电源输入端和所述第二电源输入端均用于接收工作电压，所述第一输出端用于输出第一驱动电流，所述第二输出端用于输出第二驱动电流；
所述像素电路的驱动周期包括发光阶段；
在所述发光阶段，所述控制信号用于控制所述控制模块工作，以使所述控制模块根据所述数据信号和所述工作电压产生所述第一驱动电流，所述第一驱动电流向发光单元传输，和用于控制所述电流补充模块工作，以使所述电流补充模块根据所述数据信号和所述工作电压产生所述第二驱动电流，所述第二驱动电流向所述发光单元传输，所述发光单元在所述第一驱动电流和第二驱动电流的驱动下发光。
2.根据权利要求1所述的像素电路，其特征在于，所述驱动周期还包括第一阶段和第二阶段；
在所述第一阶段，所述控制信号用于控制所述初始化模块工作，以使所述初始化模块利用所述参考信号对所述像素电路进行复位；
或用于控制所述初始化模块和所述数据写入模块均工作，以使所述初始化模块利用所述参考信号对所述像素电路进行复位，并使所述数据写入模块将所述数据信号写入所述像素电路；
在所述第二阶段，所述控制信号用于控制所述数据写入模块工作，以使所述数据写入模块将所述数据信号写入所述像素电路；
或用于对所述初始化模块进行阈值补偿。
3.根据权利要求2所述的像素电路，其特征在于，所述电流补充模块包括：开关单元和驱动单元；其中，
所述驱动单元，用于在所述第二阶段或所述发光阶段，利用所述数据信号偏置在第一工作状态；
所述开关单元，用于在所述发光阶段，利用所述控制信号导通，以使所述驱动单元在所述第一工作状态下利用所述工作电压产生第二驱动电流。
4.根据权利要求3所述的像素电路，其特征在于，所述开关单元包括第一晶体管，所述第一晶体管的控制极用于接收所述控制信号，所述第一晶体管与所述驱动单元串联连接。
5.根据权利要求3所述的像素电路，其特征在于，所述驱动单元包括至少一个第二晶体管；
所述第二晶体管用于在所述第二阶段或所述发光阶段，利用所述数据信号偏置在第二工作状态。
6.根据权利要求5所述的像素电路，其特征在于，当所述驱动单元包括多个第二晶体管时，多个所述第二晶体管并联连接。
7.根据权利要求2所述的像素电路，其特征在于，所述控制信号包括：第一控制信号、第二控制信号和第三控制信号；
所述初始化模块还包括：第一控制端和第二控制端；
所述数据写入模块还包括：第三控制端；
所述第一控制信号通过所述第一控制端向所述初始化模块输入，用于在所述第一阶段，控制所述初始化模块利用所述参考信号对所述像素电路进行复位；
所述第二控制信号通过所述第二控制端向所述初始化模块输入，且通过所述第三控制端向所述数据写入模块输入，用于在所述第二阶段，控制所述数据写入模块和所述初始化模块将所述数据信号写入所述像素电路；
所述第三控制信号用于在所述发光阶段控制所述控制模块工作，以使所述控制模块根据所述数据信号和所述工作电压产生所述第一驱动电流，和用于控制所述电流补充模块工作，以使所述电流补充模块根据所述数据信号和所述工作电压产生所述第二驱动电流。
8.根据权利要求7所述的像素电路，其特征在于，所述控制模块包括第一控制单元和第二控制单元；其中，
所述第一控制单元，用于在所述第二阶段，利用所述数据信号，将所述第一控制单元的状态偏置在第三工作状态；
所述第二控制单元，用于在所述发光阶段，根据所述第三控制信号导通，以使所述第一控制单元在所述第三工作状态下利用所述工作电压产生第一驱动电流。
9.根据权利要求8所述的像素电路，其特征在于，所述第一控制单元包括：第三晶体管和第四晶体管；
所述第二控制单元包括第五晶体管；
所述第三晶体管的第一极用于接收所述工作电压，所述第三晶体管的第二极与所述第五晶体管的第一极电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接，所述第四晶体管的第二极与所述发光单元的阳极电连接；
所述第三晶体管和第四晶体管的控制极用于接收所述第三控制信号；
所述第五晶体管的控制极与所述初始化模块电连接。
10.根据权利要求9所述的像素电路，其特征在于，所述数据写入模块包括第八晶体管；
所述初始化模块包括：第一电容、第六晶体管、第七晶体管和第九晶体管；其中，
所述第六晶体管的控制极和第八晶体管的控制极用于接收所述第二控制信号；所述第七晶体管的控制极和第九晶体管的控制极用于接收所述第一控制信号；
所述第八晶体管的第一极用于接收所述数据信号，所述第八晶体管的第二极与所述第三晶体管和第五晶体管的连接节点电连接；
所述第六晶体管的第一极与所述第一电容的一端、所述第三晶体管的控制极和所述第七晶体管的第二极均电连接，所述第一电容的另一端与所述第三晶体管远离所述第五晶体管的一端电连接；所述第六晶体管的第二极与所述第五晶体管和第四晶体管的连接节点电连接；
所述第七晶体管的第一极和所述第九晶体管的第一极均用于接收所述参考信号；
所述第九晶体管的第二极与所述第四晶体管与所述发光单元的连接节点电连接。
11.根据权利要求3所述的像素电路，其特征在于，所述控制信号包括：第四控制信号、第五控制信号和第六控制信号；
所述初始化模块还包括：第四控制端和第五控制端；
所述数据写入模块还包括：第六控制端；
所述第四控制信号通过所述第四控制端向所述初始化模块传输；
所述第五控制信号通过所述第五控制端向所述初始化模块传输，并通过所述第六控制端向所述数据写入模块传输；
所述第六控制信号向所述控制模块和所述电流补充模块传输；
在所述第一阶段，所述第四控制信号和第五控制信号用于控制所述控制模块利用所述参考信号对所述像素电路进行复位，并控制所述数据写入模块将所述数据信号写入所述像素电路；
在所述第二阶段，所述第五控制信号用于对所述初始化模块进行阈值补偿；
在所述发光阶段，所述第六控制信号用于控制所述控制模块根据所述数据信号和所述工作电压产生所述第一驱动电流，所述第一驱动电流向所述发光单元传输，和用于控制所述电流补充模块根据所述数据信号和所述工作电压产生所述第二驱动电流，所述第二驱动电流向所述发光单元传输。
12.根据权利要求11所述的像素电路，其特征在于，所述控制模块包括：第十晶体管和第十一晶体管；其中，
所述第十晶体管的控制极与所述初始化模块电连接，所述第十一晶体管的控制极与所述开关单元电连接，用于接收所述第四控制信号；
所述第十晶体管的第一极用于接收所述工作电压，所述第十晶体管的第二极与所述第十一晶体管的第一极电连接，所述第十一晶体管的第二极与所述发光单元的阳极电连接。
13.根据权利要求12所述的像素电路，其特征在于，所述数据写入模块包括第十二晶体管；
所述初始化模块包括：第二电容、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；其中，
所述第十二晶体管的控制极用于接收所述第四控制信号，所述第十二晶体管的第一极用于接收所述参考信号，所述第十二晶体管的第二极与所述第一电容的一端以及第十三晶体管的第二极均电连接；所述第二电容的另一端与所述第十四晶体管的第一极和所述第十晶体管的控制极均电连接；
所述第十三晶体管的控制极用于接收所述第六控制信号，所述第十三晶体管的第一极用于接收所述数据信号；
所述第十四晶体管的控制极、第十七晶体管的控制极以及第十五晶体管的控制极均用于接收所述第六控制信号，所述第晶体管的第二极与所述第十七晶体管的第一极以及第十五晶体管的第二极均电连接，所述第十七晶体管的第二极与所述第十晶体管和第十一晶体管的连接节点电连接，所述第十五晶体管的第一极与所述第十六晶体管的第二极电连接，所述第十六晶体管的第一极用于接收所述参考信号，所述第十六晶体管的控制极用于接收所述第五控制信号。
14.根据权利要求3所述的像素电路，其特征在于，所述控制信号包括：第七控制信号、第八控制信号和第九控制信号；
所述初始化模块还包括：第七控制端；
所述数据写入模块还包括：第八控制端；
所述第七控制信号向所述控制模块和电流补充模块输入；
所述第八控制信号通过所述第七控制端向所述初始化模块输入；
所述第九控制信号通过所述第八控制端向所述数据写入模块输入；
在所述第一阶段，所述第八控制信号用于控制所述初始化模块利用所述参考信号对所述像素电路进行复位；
在所述第二阶段，所述第九控制信号用于控制所述数据写入模块将所述数据信号写入所述像素电路；
在所述发光阶段，所述第七控制信号用于控制所述控制模块根据所述数据信号和所述工作电压产生所述第一驱动电流，和用于控制所述电流补充模块根据所述数据信号和所述工作电压产生所述第二驱动电流。
15.根据权利要求14所述的像素电路，其特征在于，所述控制模块包括第十八晶体管和第十九晶体管；其中，
所述第十八晶体管的控制极与所述初始化模块电连接，所述第十九晶体管的控制极与所述电流补充模块电连接，所述第十九晶体管的控制极用于接收所述第七控制信号；
所述第十八晶体管的第一极用于接收所述工作电压，所述第十八晶体管的第二极与所述第十九晶体管的第一极电连接，所述第十九晶体管的第二极与所述发光单元的阳极电连接。
16.根据权利要求15所述的像素电路，其特征在于，所述初始化模块包括：第三电容、第二十晶体管和第二十一晶体管；
所述数据写入模块包括第二十二晶体管，其中，
所述第二十晶体管的控制极用于接收所述第八控制信号，所述第二十晶体管的第一极与所述第三电容的一端以及第十八晶体管的控制极均电连接，所述第二十晶体管的第二极与所述第十八晶体管的第二极以及第十九晶体管的第一极均电连接；
所述第二十二晶体管的控制极用于接收所述第九控制信号，所述第二十二晶体管的第一极用于接收所述数据信号，所述第二十二晶体管的第二极与所述第二十一晶体管的第二极以及第三电容的另一端均电连接；
所述第二十一晶体管的控制极用于接收所述第八控制信号，所述第二十一晶体管的第一极用于接收所述参考信号。
17.一种阵列基板，其特征在于，包括：
衬底；
位于所述衬底上阵列排布的多个显示单元；
与所述显示单元电连接的像素电路，所述像素电路包括如权利要求1-16任一项所述的像素电路。
18.一种显示面板，其特征在于，包括：
相对设置的阵列基板和对置基板；
所述阵列基板包括权利要求17所述的阵列基板。
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