TWI706394B - 畫素電路 - Google Patents

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Abstract

一種畫素電路，具有資料電晶體、第一P型電晶體、第一N型電晶體、液晶電容、第二P型電晶體及第二N型電晶體。資料電晶體具有接收資料電壓及閘極信號且耦接第一節點。第一P型電晶體及第一N型電晶體串聯耦接於第一脈波信號與第二脈波信號之間，並且共同耦接第一節點及第二節點。液晶電容，耦接於第二節點與共同電壓信號之間。第二P型電晶體及第二N型電晶體串聯耦接於第一脈波信號與第二脈波信號之間，並且共同耦接第一節點及第二節點。

Description

畫素電路
本發明是有關於一種畫素電路，且特別是有關於一種液晶畫素電路。
畫素內記憶體（Memory in Pixel，MIP）技術，為一種高階顯示器技術，其主要目的之一在於降低面板的耗電量，其功效有點類似電泳顯示器（EPD）的雙穩態（Bistability），亦即在畫面不變換、或僅少部分變換的情況之下，可達到極低或最低耗電的表現。不過MIP畫素是透過畫素本身內的記憶單元，減少電壓變換時的耗能，並且液晶是透過極性反轉來驅動，因此畫素需要根據驅動要求作電路設計。
本發明提供一種畫素電路，在沒有反相器電路的情況下，仍可以極性反轉的方式維持著液晶兩端的電壓，因此可在沒有進行資料寫入的時候，維持畫素電路的正常操作。
本發明的畫素電路，包括資料電晶體、第一P型電晶體、第一N型電晶體、液晶電容、第二P型電晶體及第二N型電晶體。資料電晶體具有接收資料電壓的第一端、耦接第一節點的第二端及接收閘極信號的一控制端。第一P型電晶體具有接收第一脈波信號的第一端、耦接第二節點的第二端及耦接第一節點的控制端。第一N型電晶體，具有耦接第二節點的第一端、接收第二脈波信號的第二端及耦接第一節點的控制端。液晶電容，耦接於第二節點與共同電壓信號之間。第二P型電晶體具有接收第一脈波信號的第一端、耦接第一節點的第二端及耦接第二節點的控制端。第二N型電晶體，具有耦接第一節點的第一端、接收第二脈波信號的第二端及耦接第二節點的控制端。
基於上述，本發明實施例的畫素電路，其透過第二P型電晶體及第二N型電晶體交替地傳送第一脈波信號及第二脈波信號到第一節點，以維持第一節點的電壓。藉此，即使沒有進行資料寫入，第一節點的邏輯準位仍會維持，進而維持畫素電路所顯示的顏色。再者，當畫素電路是由第一節點、第二節點、資料電晶體、第一P型電晶體、第一N型電晶體、液晶電容、第二P型電晶體及第二N型電晶體所構成時，可以減少畫素電路的電路面積，以應用於單位面積更高的每英寸畫素（Pixels Per Inch，PPI）的顯示面板。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
圖1為依據本發明一實施例的畫素電路的電路示意圖。請參照圖1，在本實施例中，畫素電路100包括第一節點D、第二節點P、資料電晶體TD、第一P型電晶體TP1、第一N型電晶體TN1、液晶電容C lc、第二P型電晶體TP2及第二N型電晶體TN2。其中，資料電晶體TD、第一P型電晶體TP1、第一N型電晶體TN1、第二P型電晶體TP2及第二N型電晶體TN2可以分別為低溫多晶矽（LTPS）電晶體。在本發明的一實施例中，畫素電路100可以由第一節點D、第二節點P、資料電晶體TD、第一P型電晶體TP1、第一N型電晶體TN1、液晶電容C lc、第二P型電晶體TP2及第二N型電晶體TN2所構成。
資料電晶體TD具有接收資料電壓Data的第一端、耦接第一節點D的第二端及接收閘極信號Gate的控制端。第一P型電晶體TP1具有接收第一脈波信號Vb的第一端、耦接第二節點P的第二端及耦接第一節點D的控制端。第一N型電晶體TN1具有耦接第二節點P的第一端、接收第二脈波信號Vw的第二端及耦接第一節點D的控制端。其中，第一脈波信號Vb及第二脈波信號Vw互為反相。
液晶電容C lc耦接於第二節點P與共同電壓信號VCOM之間，其中形成液晶電容C lc的液晶層的液晶材料可操作於常黑顯示模式（normally black mode）或常白顯示模式（normally white mode），並且共同電壓信號VCOM相同於第一脈波信號Vb及第二脈波信號Vw的其中之一。第二P型電晶體TP2具有接收第一脈波信號Vb的第一端、耦接第一節點D的第二端及耦接第二節點P的控制端。第二N型電晶體TN2具有耦接第一節點D的第一端、接收第二脈波信號Vw的第二端及耦接第二節點P的控制端。
在本發明的實施例中，第一P型電晶體TP1的導通臨界電壓可以不同於第二P型電晶體TP2的導通臨界電壓，並且第一N型電晶體TN1的導通臨界電壓可以不同於第二N型電晶體TN2的導通臨界電壓。例如，第一P型電晶體TP1的導通臨界電壓可以小於第二P型電晶體TP2的導通臨界電壓，並且第一N型電晶體TN1的導通臨界電壓可以小於第二N型電晶體TN2的導通臨界電壓。
在本發明的實施例中，第一P型電晶體TP1的尺寸可以不同於第二P型電晶體TP2的尺寸，並且第一N型電晶體TN1的尺寸可以不同於第二N型電晶體TN2的尺寸。例如，第一P型電晶體TP1的尺寸可以大於第二P型電晶體TP2的尺寸，並且第一N型電晶體TN1的尺寸可以大於第二N型電晶體TN2的尺寸。
當第一P型電晶體TP1的導通臨界電壓小於第二P型電晶體TP2的導通臨界電壓且第一N型電晶體TN1的導通臨界電壓小於第二N型電晶體TN2的導通臨界電壓時，第一P型電晶體TP1及第一N型電晶體TN1可快速地反應第一節點D的電壓Vd的改變，以快速地改變第二節點P的電壓Vp。
當第一P型電晶體TP1的尺寸大於第二P型電晶體TP2的尺寸且第一N型電晶體TN1的尺寸大於第二N型電晶體TN2的尺寸時，第一P型電晶體TP1及第一N型電晶體TN1可透過較高的電流快速地改變第二節點P的電壓Vp。
圖2是依據本發明一實施例的畫素電路的驅動波形示意圖。請參照圖1及圖2，其中顯示期間DP1~DP3的時間長度可彼此相同或不同，並且顯示期間DP1~DP3的每一個至少包含一個畫面（frame）期間，亦即畫素電路100可以多個畫面期間中僅更新（或資料寫入）一次。在本實施例中，形成液晶電容C lc的液晶層之液晶材料例如是操作於常黑顯示模式（normally black mode），共同電壓信號VCOM例如相同於第一脈波信號Vb。
以顯示期間PD1為例，閘極信號Gate致能時資料電壓Data為低電壓準位，亦即第一節點D的電壓Vd被設置成（或寫入）低電壓準位。此時，第一P型電晶體TP1導通，第一N型電晶體TN1截止，以致於第二節點P的電壓Vp會相同於第一脈波信號Vb。由於共同電壓信號VCOM相同於第一脈波信號Vb，因此液晶電容C lc的兩端不存在壓差，亦即液晶層中的液晶沒有扭轉，因此畫素電路100呈現黑色（或較暗色）。
並且，當第一脈波信號Vb為高電壓準位時，第二P型電晶體TP2截止，第二N型電晶體TN2導通，而為低電壓準位的第二脈波信號Vw被傳送到第一節點D，以致於第一節點D的電壓Vd持繼設置成低電壓準位；當第一脈波信號Vb為低電壓準位時，第二P型電晶體TP2導通，第二N型電晶體TN2截止，而為低電壓準位的第一脈波信號Vb被傳送到第一節點D，以致於第一節點D的電壓Vd仍被設置成低電壓準位。
以顯示期間PD2為例，閘極信號Gate致能時資料電壓Data為高電壓準位，亦即第一節點D的電壓Vd被設置成（或寫入）高電壓準位。此時，第一P型電晶體TP1截止，第一N型電晶體TN1導通，以致於第二節點P的電壓Vp會相同於第二脈波信號Vw。由於共同電壓信號VCOM是相同於第一脈波信號Vb，因此液晶電容C lc的兩端會存在壓差，亦即液晶層中的液晶會被扭轉，因此畫素電路100呈現白色（或較亮色）。
並且，當第二脈波信號Vw為高電壓準位時，第二P型電晶體TP2截止，第二N型電晶體TN2導通，而為高電壓準位的第二脈波信號Vw被傳送到第一節點D，以致於第一節點D的電壓Vd持繼設置成高電壓準位；當第二脈波信號Vw為低電壓準位時，第二P型電晶體TP2導通，第二N型電晶體TN2截止，而為高電壓準位的第一脈波信號Vb被傳送到第一節點D，以致於第一節點D的電壓Vd仍被設置成高電壓準位。此外，顯示期間PD3的動作相同於顯示期間DP1，在此則不再贅述。
綜上所述，本發明實施例的畫素電路，其透過第二P型電晶體及第二N型電晶體交替地傳送第一脈波信號及第二脈波信號到第一節點，以維持第一節點的電壓。藉此，即使沒有進行資料寫入，第一節點的邏輯準位仍會維持，進而維持畫素電路所顯示的顏色。再者，當畫素電路是由第一節點、第二節點、資料電晶體、第一P型電晶體、第一N型電晶體、液晶電容、第二P型電晶體及第二N型電晶體所構成時，可以減少畫素電路的電路面積，以應用於單位面積解析度更高的每英寸畫素（Pixels Per Inch，PPI）的顯示面板。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:畫素電路
Clc:液晶電容
D:第一節點
Data:資料電壓
DP1~DP3:顯示期間
Gate:閘極信號
P:第二節點
TD:資料電晶體
TN1:第一N型電晶體
TN2:第二N型電晶體
TP1:第一P型電晶體
TP2:第二P型電晶體
Vb:第一脈波信號
VCOM:共同電壓信號
Vd、Vp:電壓
Vw:第二脈波信號
圖1為依據本發明一實施例的畫素電路的電路示意圖。 圖2是依據本發明一實施例的畫素電路的驅動波形示意圖。
100:畫素電路
C1c:液晶電容
D:第一節點
Data:資料電壓
Gate:閘極信號
P:第二節點
TD:資料電晶體
TN1:第一N型電晶體
TN2:第二N型電晶體
TP1:第一P型電晶體
TP2:第二P型電晶體
Vb:第一脈波信號
VCOM:共同電壓信號
Vd、Vp:電壓
Vw:第二脈波信號

Claims (9)

  1. 一種畫素電路，包括：一資料電晶體，具有接收一資料電壓的一第一端、耦接一第一節點的一第二端及接收一閘極信號的一控制端；一第一P型電晶體，具有接收一第一脈波信號的一第一端、耦接一第二節點的一第二端及耦接該第一節點的一控制端；一第一N型電晶體，具有耦接該第二節點的一第一端、接收一第二脈波信號的一第二端及耦接該第一節點的一控制端；一液晶電容，耦接於該第二節點與一共同電壓信號之間；一第二P型電晶體，具有接收該第一脈波信號的一第一端、耦接該第一節點的一第二端及耦接該第二節點的一控制端；以及一第二N型電晶體，具有耦接該第一節點的一第一端、接收該第二脈波信號的一第二端及耦接該第二節點的一控制端，其中該共同電壓信號相同於該第一脈波信號及該第二脈波信號的其中之一。
  2. 如申請專利範圍第1項所述的畫素電路，其中該第一脈波信號及該第二脈波信號互為反相。
  3. 如申請專利範圍第1項所述的畫素電路，其中該第一P型電晶體的導通臨界電壓不同於該第二P型電晶體的導通臨界電壓，該第一N型電晶體的導通臨界電壓不同於該第二N型電晶體的導通臨界電壓。
  4. 如申請專利範圍第3項所述的畫素電路，其中該第一P型電晶體的導通臨界電壓小於該第二P型電晶體的導通臨界電壓，該第一N型電晶體的導通臨界電壓小於該第二N型電晶體的導通臨界電壓。
  5. 如申請專利範圍第1項所述的畫素電路，其中該第一P型電晶體的尺寸不同於該第二P型電晶體的尺寸，該第一N型電晶體的尺寸不同於該第二N型電晶體的尺寸。
  6. 如申請專利範圍第5項所述的畫素電路，其中該第一P型電晶體的尺寸大於該第二P型電晶體的尺寸，該第一N型電晶體的尺寸大於該第二N型電晶體的尺寸。
  7. 如申請專利範圍第1項所述的畫素電路，其中該資料電晶體、該第一P型電晶體、該第一N型電晶體、該第二P型電晶體及該第二N型電晶體分別為一低溫多晶矽電晶體。
  8. 如申請專利範圍第1項所述的畫素電路，其中形成該液晶電容的液晶層操作於一常黑顯示模式或一常白顯示模式。
  9. 如申請專利範圍第1項所述的畫素電路，其中該畫素電路由該第一節點、該第二節點、該資料電晶體、該第一P型電晶體、該第一N型電晶體、該液晶電容、該第二P型電晶體及該第二N型電晶體所構成。
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