JP5863636B2

JP5863636B2 - 電気泳動表示装置

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Publication number: JP5863636B2
Application number: JP2012284229A
Authority: JP
Inventors: 號遠孫; 忠玩呉
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2012-09-14
Filing date: 2012-12-27
Publication date: 2016-02-16
Anticipated expiration: 2032-12-27
Also published as: CN103680416A; US20140078034A1; JP2014059540A; US9558696B2; KR101963381B1; KR20140035754A; CN103680416B

Description

本発明は、電気泳動表示装置に関し、特に、初期駆動時に各駆動ＩＣをリセットするＰＯＲ（Power On Reset）回路により漏れ電流を遮断して消費電力を低減した電気泳動表示装置に関する。

一般に、電気泳動表示装置は、電圧が印加される一対の電極をコロイド溶液に浸漬するとコロイド粒子がいずれか一方の極性に移動する現象を利用した電子情報表示装置であって、バックライトを使用せず、かつ広い視野角、高い反射率、低消費電力などの特性を有するので、電子ペーパーなどの電子機器として脚光を浴びている。

電気泳動表示装置は、複数のゲート配線と複数のデータ配線とがマトリクス状に交差配列されて画素を定義するＥＰＤ（ElectroPhoretic Display）パネル、ゲート配線を介して各画素を駆動するゲート駆動部、データ配線を介して各画素にデータ電圧を印加するデータ駆動部、これらを制御するためのタイミング制御部、電源供給部などからなる。

このような電気泳動表示装置は、電源オフ状態で最初に電源が供給されると、これを感知し、安定した状態で動作を開始できるように、各駆動部の内部に残存するデータを消去し、各駆動ＩＣの駆動開始時点を定義するリセット信号を生成するＰＯＲ回路を備える。

図５は従来の電気泳動表示装置の駆動部に備えられるＰＯＲ回路の構造を概略的に示す図である。

同図に示すように、従来の電気泳動表示装置の駆動ＩＣに備えられるＰＯＲ回路２は、受動素子で実現され、リセット信号ＲＳＴの出力端に接続される第１ノードＮ１と、一端に電源電圧ＶＣＣが印加されて他端が第１ノードＮ１に接続される抵抗Ｒと、一端が第１ノードＮ１に接続されて他端が第２ノードＮ２に接続されるキャパシタＣとを含む。

なお、同図ではＰＯＲ回路２で生成された信号が駆動ＩＣの内部に実装されるバイアスブロック５の制御信号として用いられる例を示すが、ＰＯＲ回路２で生成された信号は他の回路ブロックの制御信号としても用いられる。

同図に示すように、ＰＯＲ回路２は、第２ノードＮ２を介してバイアスブロック５及び能動素子であるトランジスタＴＲに接続され、トランジスタＴＲのゲートに供給される電源電圧ＶＣＣが上昇して閾値電圧を超えるとキャパシタＣの他端にかかる電圧が一定に調節されることにより、バイアスブロック５に制御信号を供給する。

トランジスタＴＲのゲートには、いつでも外部からのリセット要求があると正常に動作できるように、電源オン期間の間ずっと電源電圧ＶＣＣが印加されるが、電気泳動表示装置の画像更新区間以降の画像保持区間でもトランジスタＴＲがオン状態を維持しており、結局、バイアスブロック５から接地電圧ＶＳＳ端へ漏れ電流が流れ続ける（点線の矢印ａを参照）。

トランジスタＴＲの特性によって異なるが、バイアスブロック５から接地電圧ＶＳＳ端へ流れる漏れ電流は約１０〜１２μＡであり、これは電気泳動表示装置の消費電力を増加させる原因となる。

本発明は、このような問題を解決するためになされたものであり、電気泳動表示装置の駆動部に実装されるＰＯＲ回路により漏れ電流を遮断して消費電力を低減した電気泳動表示装置を提供することを目的とする。

上記目的を達成するために、本発明の好ましい実施の形態による電気泳動表示装置は、画像更新区間と画像保持区間とに時分割駆動されて画像を表示する複数の画素が定義された電気泳動パネルと、前記複数の画素にゲート駆動電圧を印加する少なくとも１つのゲート駆動ＩＣからなるゲート駆動部と、前記複数の画素にデータ電圧を印加する少なくとも１つのデータ駆動ＩＣからなるデータ駆動部と、ゲートハイ電圧、ゲートロー電圧、正電圧、負電圧、及び接地電圧を生成する電源供給部とを含み、前記ゲート駆動ＩＣと前記データ駆動ＩＣの少なくとも一方は、電源オン時にリセット信号を生成するリセット回路と、前記正電圧又は前記ゲートハイ電圧に同期し、前記リセット回路から出力される信号に対応して各回路ブロックの制御信号を提供する薄膜トランジスタとが内部に実装されたことを特徴とする。

前記リセット回路は、その出力端に接続される第１ノードと、前記回路ブロックに接続される第２ノードと、一端に電源電圧（ＶＣＣ）が印加されて他端が前記第１ノードに接続される抵抗と、一端が前記第１ノードに接続されて他端が前記第２ノードに接続されるキャパシタとを含むことを特徴とする。

前記トランジスタは、前記正電圧が印加されるゲートと、前記接地電圧が印加されるソースと、前記第２ノードに接続されたドレインとを含むことを特徴とする。

前記正電圧は、前記画像更新区間が開始される時点で前記電源供給部から前記データ駆動部に出力されることを特徴とする。

前記正電圧は、前記画像保持区間が開始される時点で前記電源供給部から前記データ駆動部への出力が中断されることを特徴とする。

前記データ駆動ＩＣは、前記リセット信号に対応してリセットされ、メインクロック信号を生成するメインクロック発生部と、前記メインクロック信号に対応して前記データ電圧を生成するデータ処理部と、前記データ電圧を前記画素に出力するためのバイアス電圧を生成するバイアスブロックと、前記データ電圧を前記正電圧、前記負電圧、及び前記接地電圧のいずれか１つにレベルシフトして出力するレベルシフタとを含むことを特徴とする。

前記バイアスブロックは、前記制御信号の入力により駆動することを特徴とする。

前記トランジスタは、前記ゲートハイ電圧が印加されるゲートと、前記接地電圧が印加されるソースと、前記第２ノードに接続されたドレインとを含むことを特徴とする。

前記ゲートハイ電圧は、前記画像更新区間が開始される時点で前記電源供給部から前記ゲート駆動部に出力されることを特徴とする。

前記ゲートハイ電圧は、前記画像保持区間が開始される時点で前記電源供給部から前記ゲート駆動部への出力が中断されることを特徴とする。

本発明の好ましい実施の形態によれば、電気泳動表示装置の駆動部に実装されるＰＯＲ回路に接続された能動素子であるトランジスタのゲートに、電源電圧を印加するのではなく、正電圧を印加するようにして、画像更新区間ではトランジスタをターンオンしてバイアスブロックを駆動し、画像更新区間以降の画像保持区間ではトランジスタをターンオフして漏れ電流を遮断することにより、消費電力を低減できるという効果がある。

本発明の実施の形態による電気泳動表示装置の全体構造を示す図である。本発明の実施の形態による電気泳動表示装置のデータ駆動ＩＣの内部構造を示す図である。図２のバイアスブロックの内部構造の一例を示す図である。図２のデータ駆動ＩＣに信号が供給される任意の時点での電圧波形の一例を示す図である。従来の電気泳動表示装置の駆動部に備えられるＰＯＲ回路の構造を概略的に示す図である。

以下、添付図面を参照して、本発明の好ましい実施の形態による電気泳動表示装置及びその駆動回路を説明する。

図１は本発明の実施の形態による電気泳動表示装置の全体構造を示す図である。
同図に示すように、本発明の実施の形態による電気泳動表示装置は、複数のゲート配線ＧＬと複数のデータ配線ＤＬとがマトリクス状に交差配列されて画素を定義するＥＰＤパネル１００と、ゲート配線ＧＬを介して各画素を駆動するゲート駆動部１２０と、データ配線ＤＬを介して各画素にデータ電圧を印加するデータ駆動部１３０と、これらを制御するためのタイミング制御部１１０、電源供給部１５０とを含む。

ＥＰＤパネル１００は、共通電極と画素電極との間に形成された複数のマイクロカプセルを含む複数の画素ＣＥからなる。ここで、共通電極は、透明電極物質、例えばＩＴＯ（Indium Tin Oxide）で形成されてもよい。マイクロカプセルは、負に帯電した複数の白色粒子と、正に帯電した複数の黒色粒子とを含む。

また、ＥＰＤパネル１００を構成する下部基板上には、複数のゲート配線ＧＬと複数のデータ配線ＤＬとがマトリクス状に交差して形成される。前記下部基板は、ガラス、金属、又はプラスチックのいずれか１つからなるようにしてもよい。ゲート配線ＧＬとデータ配線ＤＬとの交差地点には薄膜トランジスタＴが形成される。各薄膜トランジスタＴのゲートはゲート配線ＧＬに接続され、各薄膜トランジスタＴのソースはデータ配線ＤＬに接続される。また、各薄膜トランジスタＴのドレイン電極は画素ＣＥの画素電極に接続される。画素ＣＥの画素電極に正電圧ＶＰＯＳが印加されると、当該画素ＣＥは黒の階調を表示し、画素ＣＥの画素電極に負電圧ＶＮＥＧが印加されると、当該画素ＣＥは白の階調を表示する。

画像更新過程では画素ＣＥに新しいデータ電圧が書き込まれる。画像の更新が行われた画素ＣＥは、次の画像の更新が行われるまで現在書き込まれているデータ電圧の電圧レベルを維持する。すなわち、ＥＰＤパネル１００は、画像更新区間と画像保持区間とに時分割駆動される。

薄膜トランジスタＴのゲートは、ゲート配線ＧＬを介して供給されるゲート駆動信号によりターンオンして表示させるべき水平ラインの画素ＣＥを選択し、データ配線ＤＬを介して印加されるデータ電圧を選択された画素ＣＥの画素電極に印加する。ＥＰＤパネル１００の上部基板上には、各画素ＣＥの画素電極に対向する共通電極に共通電圧ＶＣＯＭを同時に印加するための共通配線ＣＬが形成される。前記上部基板は、透明なガラス又はプラスチックからなるようにしてもよい。

タイミング制御部１１０は、外部システム（図示せず）からデジタル形態の画像信号と、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、データイネーブル信号（ＤＥ）などのタイミング信号の供給を受け、ゲート制御信号及びデータ制御信号を生成し、ゲート制御信号はゲート駆動部１２０に出力してデータ制御信号はデータ駆動部１３０に出力する。

ゲート駆動部１２０は、少なくとも１つのゲート駆動ＩＣを含む。前記ゲート駆動ＩＣは、複数のシフトレジスタからなり、シフトレジスタの出力信号を薄膜トランジスタＴの駆動に適した振幅に変換するためのレベルシフタ、レベルシフタとゲート配線ＧＬとの間に接続される出力バッファなどを含んでもよい。

ゲート駆動部１２０は、画像更新区間の間、データ配線ＤＬに印加されるデータ電圧に同期する走査信号を順次出力する。前記走査信号は、ゲートハイ電圧（ＧＶＤＤ）とゲートロー電圧（ＧＶＥＥ）との間でスイングする電圧レベルを有する信号である。

データ駆動部１３０は、シフトレジスタ、ラッチ、及びデコーダからなるデータ処理部、バイアスブロック、レベルシフタなどから構成され、正電圧ＶＰＯＳ、負電圧ＶＮＥＧ、及び接地電圧ＶＳＳのいずれか１つの電圧レベルを有するデータ電圧を出力する少なくとも１つのデータ駆動ＩＣを含む。前記データ駆動ＩＣは、ＣＯＦ（Chip On Film）方式でＥＰＤパネル１００の下部基板上に実装されるようにしてもよい。

前記データ駆動ＩＣは、画像更新区間の間、タイミング制御部１１０から入力されるデジタルデータに対応して、アナログ波形の＋１５Ｖの正電圧ＶＰＯＳ、−１５Ｖの負電圧ＶＮＥＧ、及び０Ｖの接地電圧ＶＳＳを出力する。すなわち、前記データ駆動ＩＣは、画像更新過程で、タイミング制御部１１０から入力されるデジタルデータに応答して、３相電圧（ＶＰＯＳ，ＶＮＥＧ，ＶＳＳ）から選択されるいずれか１つの電圧をデータ電圧としてデータ配線ＤＬを介して出力する。データ電圧は、データ配線ＤＬと薄膜トランジスタＴを経由して、画素ＣＥの画素電極に印加される。

電源供給部１５０は、電気泳動表示装置の電源がオンになるとき入力される電圧により駆動されるＤＣ−ＤＣコンバータを用いて、駆動電圧（ＶＣＣ，ＶＣＯＭ，ＶＰＯＳ，ＶＮＥＧ）を生成する。電源電圧ＶＣＣは、タイミング制御部１１０の制御ＩＣ、ゲート駆動部１２０のゲート駆動ＩＣ、データ駆動部１３０のデータ駆動ＩＣなどの駆動に必要なロジック電圧であって、直流波形の３．３Ｖ電圧であってもよい。また、正電圧ＶＰＯＳは＋１５Ｖの直流波形の電圧であり、負電圧ＶＮＥＧは−１５Ｖの直流波形の電圧である。また、共通電圧ＶＣＯＭは０Ｖと−２Ｖの間の直流波形の電圧に決定される。なお、ゲートロー電圧（ＧＶＥＥ）は−２０Ｖの直流波形の電圧であり、ゲートハイ電圧（ＧＶＤＤ）は＋２２Ｖの直流電圧である。

このような制御部の制御ＩＣ及び駆動部の駆動ＩＣは、最初に電源が供給されると、これを感知し、安定した状態で動作を開始できるように、各駆動部の内部に残存するデータを消去し、各駆動ＩＣの駆動開始時点を定義するリセット信号を生成するＰＯＲ回路を備える。前記ＰＯＲ回路は、電気泳動表示装置の電源オン時点に対応してリセット信号を生成する回路であって、電源供給部１５０から電源電圧ＶＣＣが印加されることによりリセット信号を生成する。

また、前記ＰＯＲ回路は、リセット信号だけでなく、各駆動ＩＣ内に含まれる一部の回路ブロックを制御するための制御信号を生成する。特に、本発明の実施の形態においては、前記制御信号が駆動ＩＣの信号出力時に要求されるバイアス電圧を生成するバイアスブロックの制御のために用いられる。前記制御信号を回路ブロックに提供するために、前記ＰＯＲ回路の出力端は通常の能動素子に接続されており、前記能動素子は、電源供給部１５０から供給される電源電圧ＶＣＣに対応するのではなく、電源供給部１５０から供給される正電圧ＶＰＯＳに対応して、前記ＰＯＲ回路からの制御信号を回路ブロックに伝達する。

ここで、電源供給部１５０は、電気泳動表示装置の画像更新区間ではデータ駆動部１３０に正電圧ＶＰＯＳを印加し、電気泳動表示装置の画像保持区間では正電圧ＶＰＯＳの供給を中断する。従って、前記制御信号は、画像更新区間でのみ前記能動素子に供給される。つまり、前記能動素子は、画像更新区間ではない他の区間でターンオフ状態となるので、前記制御信号が供給される回路ブロックは、画像保持区間で漏れ電流が発生しなくなる。

以下、図２を参照して、本発明の実施の形態による電気泳動表示装置のデータ駆動ＩＣの構造を説明する。

図２は本発明の実施の形態による電気泳動表示装置のデータ駆動ＩＣの内部構造を示す図である。

同図に示すように、本発明の実施の形態によるデータ駆動ＩＣは、ＰＯＲ回路１３２、メインクロック発生部１３３、データ処理部１３４、バイアスブロック１３５、及びレベルシフタ１３７を含む。

ＰＯＲ回路１３２は、受動素子で実現され、リセット信号ＲＳＴの出力端に接続される第１ノードＮ１と、一端に電源電圧ＶＣＣが印加されて他端が第１ノードＮ１に接続される抵抗Ｒと、一端が第１ノードＮ１に接続されて他端が第２ノードＮ２に接続されるキャパシタＣとを含む。

ＰＯＲ回路１３２は、電源電圧ＶＣＣの供給を受けて前記受動素子のＲＣ遅延を用いてリセット信号ＲＳＴを生成するものであり、同図ではＰＯＲ回路１３２で生成されたリセット信号ＲＳＴが駆動ＩＣの内部に実装されるバイアスブロック１３５の制御信号として用いられる例を示すが、これに限定されるものではなく、ＰＯＲ回路１３２で生成されたリセット信号ＲＳＴは他の回路ブロックの制御信号としても用いられる。

メインクロック発生部１３３は、ＰＯＲ回路１３２で生成されたリセット信号ＲＳＴに対応して、データ駆動部１３０の各駆動ＩＣの残存データを消去し、各回路ブロックの動作基準となるメインクロック信号ＭＣＬＫを生成する。

データ処理部１３４は、メインクロック信号ＭＣＬＫに同期して、タイミング制御部１１０（図１参照）から送られるデジタル形態のデータをアナログ形態のデータ電圧に変換し、バイアスブロック１３５に出力する。このために、データ処理部１３４は、シフトレジスタ、ラッチ、及びデコーダを含んでもよい。

バイアスブロック１３５は、データ処理部１３４から印加されるデータ電圧がレベルシフタ１３７を介してＥＰＤパネル１００（図１参照）に出力される際に、レベルシフタ１３７のバイアス電圧を一定に維持する役割を果たす。バイアスブロック１３５は、電源電圧ＶＣＣに基づく制御信号ＣＳにより駆動されるアナログ駆動回路であり、制御信号ＣＳの電圧レベルは、ＰＯＲ回路１３２に接続されたトランジスタＴＲにより決定される。ＰＯＲ回路１３２は、所定の受動素子の結合により構成されるが、トランジスタＴＲは、当該受動素子の一部のノードに電気的に接続され、電源供給部１５０（図１参照）から印加される正電圧ＶＰＯＳがトランジスタＴＲの閾値電圧を超えると第２ノードＮ２にかかる電圧を安定化する。これにより、第２ノードＮ２の安定した電圧が制御信号ＣＳとしてバイアスブロック１３５に印加され、バイアスブロック１３５は、バイアス電圧に対応してデータ処理部１３４から印加されるデータ電圧をレベルシフタ１３７に出力する。

レベルシフタ１３７は、電源供給部１５０から正電圧ＶＰＯＳ、負電圧ＶＮＥＧ、及び接地電圧ＶＳＳが印加され、バイアスブロック１３５から印加されるデータ電圧に対応して、当該３相電圧（ＶＰＯＳ，ＶＮＥＧ，ＶＳＳ）のいずれか１つの電圧を選択的にデータ電圧として出力する。

このような構造のデータ駆動部１３０においては、電気泳動表示装置が画像更新区間に移行したときは、制御信号ＣＳの電圧レベルに対応してバイアスブロック１３５から接地電圧ＶＳＳが印加されるトランジスタＴＲのソースに電流が流れるが、画像更新区間以降の画像保持区間では、正電圧ＶＰＯＳが印加されず、トランジスタＴＲがターンオフされるので、バイアスブロック１３５から流れる漏れ電流が遮断される（点線の矢印ｂを参照）。

図３は図２のバイアスブロックの内部構造の一例を示す図であり、図４はデータ駆動部に信号が供給される任意の時点での電圧波形の一例を示す図である。

同図に示すように、バイアスブロック１３５は、電源電圧ＶＣＣ、接地電圧ＶＳＳ、正電圧ＶＰＯＳ、及び負電圧ＶＮＥＧが印加され、各電圧入力端がスイッチＳＷ１〜ＳＷ４を介してバイアス回路に接続されている構造を有する。

このような構造により、まず、電気泳動表示装置の初期区間（initial period）で電源オンにより電源電圧ＶＣＣがＰＯＲ回路１３２に印加されると、ＰＯＲ回路１３２はリセット信号を生成するが、薄膜トランジスタＴＲは正電圧ＶＰＯＳによりターンオンされるため、第２ノードＮ２にかかる電圧はバイアスブロック１３５の各スイッチＳＷ１〜ＳＷ４を導通させることができるレベルまで達しないので、バイアスブロック１３５とトランジスタＴＲとの間に漏れ電流が発生しない。
その後、電気泳動表示装置が画像更新区間に移行して電源電圧ＶＣＣ、接地電圧ＶＳＳ、正電圧ＶＰＯＳ、及び負電圧ＶＮＥＧがバイアスブロック１３５に印加されると、それに同期してトランジスタＴＲのゲートに正電圧ＶＰＯＳが印加され、従って、所定レベルの制御信号ＣＳがバイアスブロック１３５に供給され、各スイッチＳＷ１〜ＳＷ４を導通させることにより、バイアス回路が駆動される。

その後、電気泳動表示装置が画像保持区間に移行すると、バイアスブロック１３５への電源電圧ＶＣＣ、接地電圧ＶＳＳ、正電圧ＶＰＯＳ、及び負電圧ＶＮＥＧの供給が中断され、それに同期してトランジスタＴＲのゲートへの正電圧ＶＰＯＳの供給も中断されて、第２ノードＮ２の電位が低下することにより、制御信号ＣＳの電圧レベルが初期区間と同じレベルになり、スイッチＳＷ１〜ＳＷ４が開放される。

また、トランジスタＴＲのターンオフにより、バイアスブロック１３５からトランジスタＴＲのソースに流れる漏れ電流が遮断される。

従って、本発明の実施の形態による電気泳動表示装置においては、画像保持区間でバイアス回路に印加される電圧を正電圧に同期して制御することにより、漏れ電流を遮断して消費電力を低減することができる。

一方、前述した実施の形態においては、データ駆動部のデータ駆動ＩＣに実装されるＰＯＲ回路が生成した制御信号によりバイアス回路の漏れ電流を遮断する例を説明したが、レベルシフタの出力を一定に維持するバイアス回路は、ゲート駆動部のゲート駆動ＩＣに実装することもできる。つまり、ゲート駆動ＩＣのＰＯＲ回路に接続されたトランジスタに供給される電源電圧をゲートハイ電圧に変更することによりバイアス回路から発生する漏れ電流を遮断する実施の形態も実現可能である。

以上の説明には多くの事項が具体的に記載されているが、これは発明の範囲を限定するものではなく、好ましい実施の形態の例示として解釈されるべきである。よって、本発明の権利範囲は、前述した実施の形態により定められるものではなく、特許請求の範囲とその均等物により定められるべきである。

１００ＥＰＤパネル
１１０タイミング制御部
１２０ゲート駆動部
１３０データ駆動部
１５０電源供給部

Claims

画像更新区間と画像保持区間とに時分割駆動され、複数のゲート配線と複数のデータ配線とをマトリクス状に交差配列することにより画像を表示する複数の画素が定義され、該ゲート配線と該データ配線との交差地点にトランジスタが形成される、電気泳動パネルと、
前記複数の画素に形成された前記トランジスタのゲートに電圧を印加する、少なくとも１つのゲート駆動ＩＣからなるゲート駆動部と、
前記複数の画素にデータ電圧を印加する少なくとも１つのデータ駆動ＩＣからなる、
データ駆動部と、
ゲートハイ電圧、ゲートロー電圧、正電圧、負電圧、及び接地電圧を生成し、前記ゲート駆動部に該ゲートハイ電圧及び該ゲートロー電圧を供給し、前記データ駆動部に該正電圧、該負電圧、及び該接地電圧を供給する、
電源供給部と、を含み、
前記ゲート駆動ＩＣと前記データ駆動ＩＣの少なくとも一方は、
電源オン時にリセット信号を生成する、リセット回路と、
前記ゲート駆動ＩＣ及び前記データ駆動ＩＣの少なくとも一方の中に含まれる少なくとも一部の回路ブロックに印加される前記正電圧又は前記ゲートハイ電圧と同期するタイミングで該正電圧又は該ゲートハイ電圧が印加される薄膜トランジスタであって、前記電源供給部から出力される前記正電圧又は前記ゲートハイ電圧に応答して、前記リセット回路から出力される前記回路ブロックのための前記リセット信号の出力を制御する、薄膜トランジスタと、
が内部に実装されたことを特徴とする、電気泳動表示装置。
前記回路ブロックは、前記データ電圧を前記画素に出力するためのバイアス電圧を生成するバイアスブロックを含み、
前記リセット回路は、
前記リセット信号の出力端に接続される第１ノードと、
前記バイアスブロックに接続され、前記リセット信号を該バイアスブロックに供給する第２ノードと、
一端に電源電圧（ＶＣＣ）が印加されて他端が前記第１ノードに接続される抵抗と、
一端が前記第１ノードに接続されて他端が前記第２ノードに接続されるキャパシタと、
を含むことを特徴とする、請求項１に記載の電気泳動表示装置。
前記薄膜トランジスタは、
前記正電圧が印加されるゲートと、
前記接地電圧が印加されるソースと、
前記第２ノードに接続されたドレインと、
を含むことを特徴とする、請求項２に記載の電気泳動表示装置。
前記正電圧は、前記画像更新区間が開始される時点で前記電源供給部から前記データ駆動部に出力されることを特徴とする請求項１に記載の電気泳動表示装置。
前記正電圧は、前記画像保持区間が開始される時点で前記電源供給部から前記データ駆動部への出力が中断されることを特徴とする請求項１に記載の電気泳動表示装置。
前記データ駆動ＩＣは、
前記リセット信号に対応してリセットされ、メインクロック信号を生成するメインクロック発生部と、
前記メインクロック信号に同期して前記データ電圧を生成するデータ処理部と、
前記データ電圧を前記画素に出力するためのバイアス電圧を生成するバイアスブロックと、
前記データ電圧を前記正電圧、前記負電圧、及び前記接地電圧のいずれか１つにレベルシフトして出力するレベルシフタと、
を含むことを特徴とする、請求項１に記載の電気泳動表示装置。
前記バイアスブロックは、前記制御信号の入力により駆動することを特徴とする請求項６に記載の電気泳動表示装置。
前記薄膜トランジスタは、
前記ゲートハイ電圧が印加されるゲートと、
前記接地電圧が印加されるソースと、
前記第２ノードに接続されたドレインと、
を含むことを特徴とする、請求項２に記載の電気泳動表示装置。
前記ゲートハイ電圧は、前記画像更新区間が開始される時点で前記電源供給部から前記ゲート駆動部に出力されることを特徴とする請求項８に記載の電気泳動表示装置。
前記ゲートハイ電圧は、前記画像保持区間が開始される時点で前記電源供給部から前記ゲート駆動部への出力が中断されることを特徴とする請求項８に記載の電気泳動表示装置。