JP2010204550A - 電気泳動表示装置及び電子機器 - Google Patents

Abstract

【課題】電気泳動表示装置の電源投入時に、ラッチ回路に保持されている論理値を固有の値とする。
【解決手段】電気泳動表示装置（１）は、互いに対向する画素電極（２１）及び共通電極（２２）間に電気泳動粒子を含む電気泳動素子（２３）が夫々設けられると共に、ラッチ回路（２５）を有する複数の画素（２０）からなる表示部（３）を備え、ラッチ回路は、第１導電型トランジスター及び第２導電型トランジスターを夫々含んでなる一対のインバーター（２５ａ、２５ｂ）と、一対のインバーターのうち一方のインバーターの第１導電型トランジスター（２５ａ２）と電気的に直列接続された第１トランジスター（２５ａ３）と、他方のインバーターの第２導電型トランジスター（２５ｂ１）と電気的に直列接続された第２トランジスター（２５ｂ３）とを有し、第１トランジスター及び第２トランジスターを夫々制御する制御回路（１０）を更に備える。
【選択図】図１

Description

本発明は、電気泳動表示装置及び、該電気泳動表示装置を備える電子機器の技術分野に関する。

この種の電気泳動表示装置では、複数の画素によって次のように表示を行う表示部を有する。各画素では、画素スイッチング素子を介してメモリー回路に画像信号を書き込んだ後、書き込まれた画像信号に応じた画素電位により画素電極が駆動され、共通電極との間に電圧が印加される。これによって画素電極及び共通電極間の電気泳動素子を駆動することにより表示を行う。

また、この種の電気泳動表示装置では、表示部に表示されている画像を書き換える際、画像が部分的にしか変化しない場合には、変化する部分に対応する画素のみにおける画素電極及び共通電極間に電圧を印加することにより、画像を部分的に書き換える駆動方法（所謂、部分書き換え駆動）が採用されることがある。

例えば特許文献１及び２には、メモリー回路としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含むラッチ回路を備える電気泳動表示装置が開示されている。

特開２００８−２６８８５３号公報 特開２００３−８４３１４号公報

しかしながら、上述の背景技術によれば、電気泳動表示装置におけるメモリー回路にデータを書き込む前の電源を投入しただけの段階では、ラッチ回路に保持されている論理値は不定であるため、表示される内容がランダムで無意味なものになってしまうという技術的問題点がある。

本発明は、例えば上記問題点に鑑みてなされたものであり、電気泳動表示装置に電源が投入された場合に、ラッチ回路に保持されている論理値を固有の値とすることができる電気泳動表示装置及び電子機器を提供することを課題とする。

本発明の電気泳動表示装置は、上記課題を解決するために、互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子が夫々設けられると共に、ラッチ回路を有する複数の画素からなる表示部を備え、前記ラッチ回路は、第１導電型トランジスター及び第２導電型トランジスターを夫々含んでなる一対のインバーターと、前記一対のインバーターのうち一方のインバーターの第１導電型トランジスターと電気的に直列接続された第１トランジスターと、前記一対のインバーターのうち他方のインバーターの第２導電型トランジスターと電気的に直列接続された第２トランジスターとを有し、前記第１トランジスター及び前記第２トランジスターを夫々制御する制御回路を更に備える。

本発明の電気泳動表示装置によれば、その動作時には、例えば画像信号に基づいて、複数の画素の各々における画素電極及び共通電極間に駆動電圧が印加されることによって、画素電極及び共通電極間に設けられた電気泳動素子が駆動されることで（即ち、電気泳動素子に含まれる電気泳動粒子が画素電極及び共通電極間で移動することで）、表示部に画像が表示される。ここで、複数の画素の各々が有するラッチ回路は、画像信号の電位レベル（例えば、ハイレベル又はローレベル）を記憶可能に構成されている。

ラッチ回路は、第１導電型トランジスター及び第２導電型トランジスターを夫々含んでなる一対のインバーターを有している。即ち、本発明に係るラッチ回路は、インバーター２段のラッチ回路である。ここで、「一対のインバーター」は、典型的には、帰還インバーター及び転送インバーターを意味する。

ラッチ回路は、更に、一対のインバーターのうち一方のインバーターの第１導電型トランジスターと電気的に直列接続された第１トランジスターと、一対のインバーターのうち他方のインバーターの第２導電型トランジスターと電気的に直列接続された第２トランジスターとを有している。

制御回路は、第１トランジスター及び第２トランジスターの各々のゲートと電気的に接続されており、該ゲートに制御信号を送信することで、第１トランジスター及び第２トランジスターを夫々制御する。具体的には例えば、制御回路は、当該電気泳動表示装置の電源投入後、ラッチ回路に電源が投入される前に、第１トランジスター及び第２トランジスターがオフ状態となるような制御信号を送信する。従って、ラッチ回路に電源が投入された場合、第１トランジスター及び第２トランジスターが配置された電流経路は電荷が移動せず、第１トランジスター及び第２トランジスターが配置されていない電流経路のみ電荷が移動する。この結果、ラッチ回路の状態が定められる。

より具体的には例えば、「一方のインバーター」、「他方のインバーター」、「第１導電型トランジスター」及び「第２導電型トランジスター」を夫々、「帰還インバーター」、「転送インバーター」、「Ｐチャネル型トランジスター」及び「Ｎチャネル型トランジスター」とすると、制御回路により、第１トランジスター及び第２トランジスターが夫々オフ状態とされることで、帰還インバーターのＰチャネル型トランジスターと転送インバーターのＮチャネル型トランジスターとが夫々オフ状態となる。この場合に、ラッチ回路に電源が投入されると、正電源側からもたらされる正電荷は、転送インバーターのＰチャネル型トランジスターを介して、転送インバーターの出力端に蓄えられる。他方、負電源側からもたらされる負電荷は、帰還インバーターのＮチャネル型トランジスターを介して、帰還インバーターの出力端に蓄えられる。この結果、帰還インバーターのＮチャネル型トランジスターと、転送インバーターのＰチャネル型トランジスターとがオン状態となり、ラッチ回路の状態が定められる。

以上の結果、本発明に係る電気泳動表示装置によれば、当該電気泳動表示装置に電源が投入された場合に、ラッチ回路に保持されている論理値を固有の値とすることができる。このため、当該電気泳動表示装置の電源投入時（即ち、起動時）に、例えば、表示部全体を白表示又は黒表示とすることができる、或いは任意の画像（例えば当該電気泳動表示装置の製造者のロゴ等）を、表示部に表示することができる。

加えて、当該電気泳動表示装置の電源投入時のラッチ回路の状態を定めることができるので、画像信号に基づいた画像を表示部に表示させる際に、書き換える必要のない画素に係るデータ書込を省略することができる。この結果、表示切替時間の短縮や電力消費量の低減を図ることができ、実用上非常に有利である。

仮に、上述した第１トランジスター及び第２トランジスターが、ラッチ回路に設けられていないとすると、電気泳動表示装置の電源投入時に表示部に表示される内容がランダムで無意味なものになってしまう。すると、画像信号に基づいた画像を表示部に表示させる際に、全ての画素を書き換えなければならず、表示切替時間が長くなったり、電力消費量が増加したりする可能性があることが、本願発明者の研究により判明している。

本発明の電気泳動表示装置の一態様では、前記第１トランジスターは、前記一方のインバーターの第１導電型トランジスターと同一導電型のトランジスターであり、前記第２トランジスターは、前記他方のインバーターの第２導電型トランジスターと同一導電型のトランジスターである。

この態様によれば、第１導電型トランジスター及び第２導電型トランジスターを夫々、Ｐチャネル型トランジスター及びＮチャネル型トランジスターとすると、第１トランジスターは、Ｐチャネル型トランジスターであり、第２トランジスターは、Ｎチャネル型トランジスターとなる。他方、第１導電型トランジスター及び第２導電型トランジスターを夫々、Ｎチャネル型トランジスター及びＰチャネル型トランジスとすると、第１トランジスターは、Ｎチャネル型トランジスターであり、第２トランジスターは、Ｐチャネル型トランジスターとなる。

本発明の電気泳動表示装置の他の態様では、前記第１導電型トランジスターは、Ｐチャネル型トランジスターであり、前記第２導電型トランジスターは、Ｎチャネル型トランジスターである。

この態様によれば、例えば、「一方のインバーター」及び「他方のインバーター」を夫々、「帰還インバーター」及び「転送インバーター」とすると、制御回路により、第１トランジスター及び第２トランジスターが夫々オフ状態とされることで、帰還インバーターのＰチャネル型トランジスターと転送インバーターのＮチャネル型トランジスターとが夫々オフ状態となる。この場合に、ラッチ回路に電源が投入されると、正電源側からもたらされる正電荷は、転送インバーターのＰチャネル型トランジスターを介して、転送インバーターの出力端に蓄えられる。他方、負電源側からもたらされる負電荷は、帰還インバーターのＮチャネル型トランジスターを介して、帰還インバーターの出力端に蓄えられる。この結果、帰還インバーターのＮチャネル型トランジスターと、転送インバーターのＰチャネル型トランジスターとがオン状態となり、ラッチ回路の状態が定められる。

或いは、本発明の電気泳動表示装置の他の態様では、前記第１導電型トランジスターは、Ｎチャネル型トランジスターであり、前記第２導電型トランジスターは、Ｐチャネル型トランジスターである。

この態様によれば、例えば、「一方のインバーター」及び「他方のインバーター」を夫々、「帰還インバーター」及び「転送インバーター」とすると、制御回路により、第１トランジスター及び第２トランジスターが夫々オフ状態とされることで、帰還インバーターのＮチャネル型トランジスターと転送インバーターのＰチャネル型トランジスターとが夫々オフ状態となる。この場合に、ラッチ回路に電源が投入されると、正電源側からもたらされる正電荷は、帰還インバーターのＰチャネル型トランジスターを介して、帰還インバーターの出力端に蓄えられる。他方、負電源側からもたらされる負電荷は、転送インバーターのＮチャネル型トランジスターを介して、転送インバーターの出力端に蓄えられる。この結果、帰還インバーターのＰチャネル型トランジスターと、転送インバーターのＮチャネル型トランジスターとがオン状態となり、ラッチ回路の状態が定められる。

本発明の電気泳動表示装置の他の態様では、前記ラッチ回路は、前記一方のインバーターの第２導電型トランジスターと電気的に直列接続された第３トランジスターと、前記他方のインバーターの第１導電型トランジスターと電気的に直列接続された第４トランジスターとを更に有し、前記制御回路は、更に、前記第３トランジスター及び前記第４トランジスターを夫々制御する。

この態様によれば、ラッチ回路は、更に、一方のインバーターの第２導電型トランジスターと電気的に直列接続された第３トランジスターと、他方のインバーターの第１導電型トランジスターと電気的に直列接続された第４トランジスターとを有している。

制御回路により、例えば、第１トランジスター及び第２トランジスターがオフ状態とされると共に、第３トランジスター及び第４トランジスターがオン状態とされることで、当該電気泳動表示装置の電源投入時のラッチ回路の状態を定めることができる。或いは、制御回路により、第１トランジスター及び第２トランジスターがオン状態とされると共に、第３トランジスター及び第４トランジスターがオフ状態とされることで、当該電気泳動表示装置の電源投入時のラッチ回路の状態を定めることができる。

この態様では、前記制御回路は、前記第１トランジスター及び前記第２トランジスター、又は前記第３トランジスター及び前記第４トランジスターが、同時にオンとなるように、前記第１トランジスター、前記第２トランジスター、前記第３トランジスター及び前記第４トランジスターを夫々制御してよい。

このように構成すれば、比較的容易にして、当該電気泳動表示装置の電源投入時のラッチ回路の状態を定めることができ、実用上非常に有利である。

本発明の電子機器は上記課題を解決するために、上述した本発明の電気泳動表示装置（但し、その各種態様も含む）を備える。

本発明の電子機器によれば、上述した本発明の電気泳動表示装置を具備してなるので、表示切替時間の短縮や電力消費量の低減が可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。

本発明の作用及び他の利得は次に説明する実施するための形態から明らかにされる。

第１実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。 第１実施形態に係る画素の電気的な構成を示す等価回路図である。 第１実施形態に係る画素の駆動方法を示すフローチャートである。 第２実施形態に係る画素の電気的な構成を示す等価回路図である。 第３実施形態に係る画素の電気的な構成を示す等価回路図である。 第３実施形態に係る画素の駆動方法を示すフローチャートである。 電気泳動表示装置を適用した電子機器の一例としての電子ペーパーの構成を示す斜視図である。 電気泳動表示装置を適用した電子機器の他の例としての電子ノートの構成を示す斜視図である。

以下図面を参照しながら、本発明に係る電気泳動表示装置、及び該電気泳動表示装置を備える電子機器の各実施形態を説明する。

＜電気泳動表示装置＞
＜第１実施形態＞
本発明に係る電気泳動表示装置の第１実施形態について、図１乃至図３を参照して説明する。

（電気泳動表示装置の構成）
先ず、本実施形態に係る電気泳動表示装置の全体構成について、図１を参照して説明する。ここに、図１は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。

図１において、電気泳動表示装置１は、表示部３と、走査線駆動回路６０と、データ線駆動回路７０と、コントローラー１０と、電源回路２００とを備えている。

表示部３には、ｍ行×ｎ列分の画素２０がマトリックス状（二次元平面的）に配列されている。また、表示部３には、ｍ本の走査線４０（即ち、走査線Ｙ１、Ｙ２、…、Ｙｍ）と、ｎ本のデータ線５０（即ち、データ線Ｘ１、Ｘ２、…、Ｘｎ）とが互いに交差するように設けられている。具体的には、ｍ本の走査線４０は、行方向（即ち、Ｘ方向）に延在し、ｎ本のデータ線５０は、列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０が配置されている。

本発明に係る「制御回路」の一例としてのコントローラー１０は、走査線駆動回路６０、データ線駆動回路７０及び電源回路２００の動作を制御する。コントローラー１０は、外部から入力される画像データをメモリーに保持し、この画像データに基づいて、各種回路の動作を制御する。コントローラー
走査線駆動回路６０は、タイミング信号に基づいて、走査線Ｙ１、Ｙ２、…、Ｙｍの各々に走査信号をパルス的に順次供給する。データ線駆動回路７０は、タイミング信号に基づいて、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。画像信号は、高電位レベル（以下「ハイレベル」という。例えば５Ｖ）又は低電位レベル（以下「ローレベル」という。例えば０Ｖ）の２値的なレベルをとる。

電源回路２００は、高電位電源線９１に高電位電源電位ＶＤＤを供給し、低電位電源線９２に低電位電源電位Ｖｓｓを供給し、共通電位線９３に共通電位Ｖｃｏｍを供給する。信号線９４は、第１の信号線９４ａ及び第２の信号線９４ｂを含んでなる（図２参照）。電源回路２００は、第１の信号線９４ａに第１の電位Ｓ１を供給し、第２の信号線９４ｂに第２の電位Ｓ２を供給する。制御線９５は、第１の制御線９５ａ及び第２の制御線９５ｂを含んでなる（図２参照）。電源回路２００は、第１の制御線９５ａに第１の制御電位Ｃ１を供給し、第２の制御線に第２の制御電位Ｃ２を供給する。

尚、ここでは図示を省略するが、高電位電源線９１、低電位電源線９２、共通電位線９３及び信号線９４の各々は、電気的なスイッチを介して電源回路２００に電気的に接続されている。また、各画素２０は、高電位電源線９１、低電位電源線９２、共通電位線９３、信号線９４及び制御線９５に電気的に接続されている。

高電位電源線９１、低電位電源線９２、共通電位線９３、信号線９４及び制御線９５は夫々、典型的には図１中に示すように行方向（Ｘ方向）に沿って配列する画素２０からなる画素列毎に、画素列に属する画素２０に共通に配線される。

電源回路２００は、電源部２１０と、共通電位供給回路２２０と、ＤＣ−ＤＣコンバータ２３０と、発振回路２４０とを備えている。

電源部２１０は、１次電池或いは２次電池であり、共通電位供給回路２２０、ＤＣ−ＤＣコンバータ２３０及び発振回路２４０に電力を供給している。電源部２１０は、電源電圧Ｖｄｃ（例えば３Ｖ）を出力する。尚、本実施形態では、電源部２１０は、共通電位供給回路２２０、ＤＣ−ＤＣコンバータ２３０及び発振回路２４０にのみ電力を供給しているが、これに限定されず、他の回路、例えばコントローラー１０等に電力を供給してもよい。

共通電位供給回路２２０は、共通電位線９３にスイッチ９３ｓ（図２参照）を介して電気的に接続されており、ＤＣ−ＤＣコンバータ２３０から印加される電圧に基づいて、共通電位Ｖｃｏｍを出力する。本実施形態では、共通電位供給回路２２０は、第１の信号線９４ａにスイッチ９４ａｓ（図２参照）を介して電気的に接続されており、共通電位Ｖｃｏｍを第１の電位Ｓ１として第１の信号線９４ａに出力する。

ＤＣ−ＤＣコンバータ２３０は、高電位電源線９１にスイッチ９１ｓ（図２参照）を介して電気的に接続されており、電源部２１０から印加された電源電圧Ｖｄｃ（例えば３Ｖ）に基づいて、高電位ＶＨ（例えば１２Ｖ）を生成して高電位電源電位ＶＤＤとして出力する。

発振回路２４０は、例えばリングオシレーター等を含んでなる発振回路であり、ＤＣ−ＤＣコンバータ２３０にクロック信号を供給する。発振回路２４０は、コントローラー１０の制御下で、その出力するクロック信号の周波数を変更可能に構成されている。

また、電源回路２００は、グランドに電気的に接続されることにより低電位ＶＬとされた接地端子（図示省略）を備えており、この接地端子から低電位電源線９２に低電位ＶＬを低電位電源電位Ｖｓｓとして出力している。

尚、本実施形態では、第２の信号線９４ｂは、スイッチ９４ｂｓ（図２参照）を介して、ＤＣ−ＤＣコンバータ２３０及び上述した接地電位と電気的に接続可能に構成されており、第２の信号線９４ｂには、ＤＣ−ＤＣコンバータ２３０から出力される高電位ＶＨと接地端子から出力される低電位ＶＬとが切り替えられて第２の電位Ｓ２として出力される。

次に、電気泳動表示装置１の画素２０における原理的構成について、図２を参照して説明する。ここに、図２は、画素の電気的な構成を示す等価回路図である。

図２において、画素２０は、画素スイッチング用トランジスター２４と、本発明に係る「ラッチ回路」の一例としてのメモリー回路２５と、スイッチ回路１１０と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。

画素スイッチング用トランジスター２４は、例えばＮチャネル型トランジスターで構成されている。画素スイッチング用トランジスター２４は、そのゲートが走査線４０に電気的に接続されており、そのソースがデータ線５０に電気的に接続されており、そのドレインがメモリー回路２５の入力端子Ｎ１に電気的に接続されている。画素スイッチング用トランジスター２４は、データ線駆動回路７０（図１参照）からデータ線５０を介して供給される画像信号を、走査線駆動回路６０（図１参照）から走査線４０を介してパルス的に供給される走査信号に応じたタイミングで、メモリー回路２５の入力端子Ｎ１に出力する。

メモリー回路２５は、本発明に係る「一対のインバーター」の一例としてのインバーター回路２５ａ及び２５ｂを有しており、ＳＲＡＭとして構成されている。尚、本実施形態に係る「インバーター回路２５ａ」及び「インバーター回路２５ｂ」は、夫々、「帰還インバーター」及び「転送インバーター」である。

インバーター回路２５ａ及び２５ｂは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバーター回路２５ａの入力端子とインバーター回路２５ｂの出力端子とが互いに電気的に接続され、インバーター回路２５ｂの入力端子とインバーター回路２５ａの出力端子とが互いに電気的に接続されている。インバーター回路２５ａの入力端子が、メモリー回路２５の入力端子Ｎ１として構成されており、インバーター回路２５ａの出力端子が、メモリー回路２５の出力端子Ｎ２として構成されている。

インバーター回路２５ａは、Ｎチャネル型トランジスター２５ａ１及びＰチャネル型トランジスター２５ａ２を有している。Ｎチャネル型トランジスター２５ａ１及びＰチャネル型トランジスター２５ａ２のゲートは、メモリー回路２５の入力端子Ｎ１に電気的に接続されている。Ｎチャネル型トランジスター２５ａ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐチャネル型トランジスター２５ａ２のソースは、高電位電源電位ＶＤＤが供給される高電位電源線９１に電気的に接続されている。Ｎチャネル型トランジスター２５ａ１及びＰチャネル型トランジスター２５ａ２のドレインは、メモリー回路２５の出力端子Ｎ２に電気的に接続されている。

インバーター回路２５ｂは、Ｎチャネル型トランジスター２５ｂ１及びＰチャネル型トランジスター２５ｂ２を有している。Ｎチャネル型トランジスター２５ｂ１及びＰチャネル型トランジスター２５ｂ２のゲートは、メモリー回路２５の出力端子Ｎ２に電気的に接続されている。Ｎチャネル型トランジスター２５ｂ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐチャネル型トランジスター２５ｂ２のソースは、高電位電源電位ＶＤＤが供給される高電位電源線９１に電気的に接続されている。Ｎチャネル型トランジスター２５ｂ１及びＰチャネル型トランジスター２５ｂ２のドレインは、メモリー回路２５の入力端子Ｎ１に電気的に接続されている。

メモリー回路２５は、その入力端子Ｎ１にハイレベルの画像信号が入力されると、その出力端子Ｎ２から低電位電源電位Ｖｓｓを出力し、その入力端子Ｎ１にローレベルの画像信号が入力されると、その出力端子Ｎ２から高電位電源電位ＶＤＤを出力する。即ち、メモリー回路２５は、入力された画像信号がハイレベルであるかローレベルであるかに応じて、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＤＤを出力する。言い換えれば、メモリー回路２５は、入力された画像信号を、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＤＤとして記憶可能に構成されている。

本実施形態では特に、メモリー回路２５は、インバーター回路２５ａのＰチャネル型トランジスター２５ａ２と電気的に直列接続されたＰチャネル型トランジスター２５ａ３と、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ１と電気的に直列接続されたＮチャネル型トランジスター２５ｂ３とを有している。

Ｐチャネル型トランジスター２５ａ３のゲートは、第１の制御線９５ａに電気的に接続されており、Ｎチャネル型トランジスター２５ｂ３のゲートは、第２の制御線９５ｂに電気的に接続されている。当該電気泳動表示装置１の動作時に、第１の制御線９５ａ及び第２の制御線９５ｂに、夫々入力された信号がハイレベルであるかローレベルであるかに応じて、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が夫々オンオフされる。

尚、本実施形態に係る「Ｐチャネル型トランジスター２５ａ３」、「Ｎチャネル型トランジスター２５ｂ３」、「Ｐチャネル型トランジスター」及び「Ｎチャネル型トランジスター」は、夫々、本発明に係る「第１トランジスター」、「第２トランジスター」、「第１導電型トランジスター」及び「第２導電型トランジスター」の一例である。

スイッチ回路１１０は、第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２を備えている。

第１のトランスミッションゲート１１１は、Ｐチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１１ｎを備えている。Ｐチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１１ｎのソースは、第１の信号線９４ａに電気的に接続されている。Ｐチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１１ｎのドレインは、画素電極２１に電気的に接続されている。Ｐチャネル型トランジスター１１１ｐのゲートは、メモリー回路２５の入力端子Ｎ１に電気的に接続されており、Ｎチャネル型トランジスター１１１ｎのゲートは、メモリー回路２５の出力端子Ｎ２に電気的に接続されている。

第２のトランスミッションゲート１１２は、Ｐチャネル型トランジスター１１２ｐ及びＮチャネル型トランジスター１１２ｎを備えている。Ｐチャネル型トランジスター１１２ｐ及びＮチャネル型トランジスター１１２ｎのソースは、第２の信号線９４ｂに電気的に接続されている。Ｐチャネル型トランジスター１１２ｐ及びＮチャネル型トランジスター１１２ｎのドレインは、画素電極２１に電気的に接続されている。Ｐチャネル型トランジスター１１２ｐのゲートは、メモリー回路２５の出力端子Ｎ２に電気的に接続されており、Ｎチャネル型トランジスター１１２ｎのゲートは、メモリー回路２５の入力端子Ｎ１に電気的に接続されている。

スイッチ回路１１０は、メモリー回路２５に入力される画像信号に応じて、第１の信号線９４ａ及び第２の信号線９４ｂのいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極２１に電気的に接続する。

具体的には、メモリー回路２５の入力端子Ｎ１にハイレベルの画像信号が入力されると、メモリー回路２５からＮチャネル型トランジスター１１１ｎ及びＰチャネル型トランジスター１１２ｐのゲートに低電位電源電位Ｖｓｓが出力されると共に、Ｐチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１２ｎのゲートに高電位電源電位ＶＤＤが出力されることにより、第２のトランスミッションゲート１１２を構成するＰチャネル型トランジスター１１２ｐ及びＮチャネル型トランジスター１１２ｎのみがオン状態となり、第１のトランスミッションゲート１１１を構成するＰチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１１ｎはオフ状態となる。

一方、メモリー回路２５の入力端子Ｎ１にローレベルの画像信号が入力されると、メモリー回路２５からＮチャネル型トランジスター１１１ｎ及びＰチャネル型トランジスター１１２ｐのゲートに高電位電源電位ＶＤＤが出力されると共に、Ｐチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１２ｎのゲートに低電位電源電位Ｖｓｓが出力されることにより、第１のトランスミッションゲート１１１を構成するＰチャネル型トランジスター１１１ｐ及びＮチャネル型トランジスター１１１ｎのみがオン状態となり、第２のトランスミッションゲート１１２を構成するＰチャネル型トランジスター１１２ｐ及びＮチャネル型トランジスター１１２ｎはオフ状態となる。つまり、メモリー回路２５の入力端子Ｎ１にハイレベルの画像信号が入力された場合には、第２のトランスミッションゲート１１２のみがオン状態となり、一方、メモリー回路２５の入力端子Ｎ１にローレベルの画像信号が入力された場合には、第１のトランスミッションゲート１１１のみがオン状態となる。

複数の画素２０の各々の画素電極２１は、スイッチ回路１１０によって画像信号に応じて択一的に選択された第１の信号線９４ａ又は第２の信号線９４ｂに電気的に接続される。その際、複数の画素２０の各々の画素電極２１は、スイッチ９４ｓ又は９５ｓのオンオフ状態に応じて、第１の電位Ｓ１又は第２の電位Ｓ２が供給される、或いはハイインピーダンス状態とされる。

より具体的には、ローレベルの画像信号が供給される画素２０については、第１のトランスミッションゲート１１１のみがオン状態となり、その画素２０の画素電極２１は、第１の信号線９４ａに電気的に接続され、スイッチ９４ｓのオンオフ状態に応じて電源回路２００から第１の電位Ｓ１が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルの画像信号が供給される画素２０については、第２のトランスミッションゲート１１２のみがオン状態となり、その画素２０の画素電極２１は、第２の信号線９４ｂに電気的に接続され、スイッチ９５ｓのオンオフ状態に応じて電源回路２００から第２の電位Ｓ２が供給され、又は、ハイインピーダンス状態とされる。

画素電極２１は、電気泳動素子２３を介して共通電極２２と互いに対向するように配置されている。共通電極２２は、共通電位Ｖｃｏｍが供給される共通電位線９３に電気的に接続されている。

電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。

（電気泳動表示装置の動作）
以上のように構成された電気泳動表示装置１に電源が投入されると、メモリー回路２５に電源が供給される前に（即ち、高電位電源線９１及び低電位電源線９２の各々に、高電位電源電位ＶＤＤ及び低電位電源電位Ｖｓｓが供給される前に）、第１の制御線９５ａ及び第２の制御線９５ｂの各々に、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オフ状態とするような制御電位Ｃ１及びＣ２が供給される。

このため、メモリー回路２５に電源が供給されると、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が配置された電流経路では電荷が移動せず、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が配置されていない電流経路のみ電荷が移動する。すると、高電位電源線９１側からもたらされる正電荷は、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ２を介して、インバーター回路２５ｂの出力端に蓄えられる。他方、低電位電源線９２側からもたらされる負電荷は、インバーター回路２５ａのＮチャネル型トランジスター２５ａ１を介して、インバーター回路２５ａの出力端に蓄えられる。この結果、インバーター回路２５ａのＮチャネル型トランジスター２５ａ１と、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ２とがオン状態となり、メモリー回路２５の初期状態が決定される。

メモリー回路２５の初期状態が決定され、例えば１００マイクロ秒等の所定時間が経過した後に、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オン状態とするような制御電位Ｃ１及びＣ２が供給される。そして、画像信号に基づいて、複数の画素の各々における画素電極２１及び共通電極２２間に駆動電圧が印加されることによって、画素電極２１及び共通電極２２間に設けられた電気泳動素子２３が駆動されることで、表示部３に画像が表示される。

次に、電気泳動表示装置１の駆動方法を図３のフローチャートを参照して説明する。尚、図３は、電気泳動表示装置１の起動シーケンスの一部を構成するものである。

図３において、先ず、電気泳動表示装置１に電源が投入されると、第１の制御線９５ａ及び第２の制御線９５ｂの各々に、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３（以下、適宜「初期化トランジスター」と称する）を夫々オフ状態とするような制御電位Ｃ１及びＣ２が供給される（ステップＳ１０１）。

次に、メモリー回路２５を含む各回路に電源が供給される（ステップＳ１０２）。この際、上述の如く、Ｎチャネル型トランジスター２５ａ１及びＰチャネル型トランジスター２５ｂ２がオン状態となり、メモリー回路２５の初期状態が決定される。次に、初期化トランジスターをオン状態とするような制御電位Ｃ１及びＣ２が供給される（ステップＳ１０３）。

次に、データ線５０を介してメモリー回路２５の入力端子Ｎ１に画像信号が入力されると、メモリー回路２５は、入力された画像信号に応じた電位状態となる（ステップＳ１０４）。続いて、第１の信号線９４ａ及び第２の信号線９４ｂの各々に、第１の電位Ｓ１及び第２の電位Ｓ２が供給される。そして、画素電極２１が、スイッチ回路１１０によりメモリー回路２５に入力された画像信号に応じて択一的に選択された第１の信号線９４ａ又は第２の信号線９４ｂに電気的に接続される（ステップＳ１０５）。

続いて、共通電極２２に、共通電位線９３を介して、矩形波状のパルスが入力される（ステップＳ１０６）。このパルスはハイレベルとローレベルとを周期的に繰り返すものであり、そのパルス幅は、例えば１０〜５００ミリ秒程度である。その後、画素２０に接続された各配線がハイインピーダンス状態とされることにより、電力を消費することなく表示部３に表示された画像が保持される（ステップＳ１０７）。

本実施形態では、上記ステップＳ１０２において、全ての画素２０のメモリー回路２５の入力端子Ｎ１がハイレベルとなる。従って、上記ステップＳ１０４では、メモリー回路２５の入力端子Ｎ１にローレベルの画像信号を入力する画素２０のみにデータを書き込むだけでよい（即ち、部分書き換え駆動すればよい）。言い換えれば、メモリー回路２５の入力端子Ｎ１にハイレベルの画像信号を入力する画素２０については、データを書き込まずにスキップすることができる。従って、全ての画素２０にデータを書き込む場合に比べて、電力消費量を低減することができる。

＜第２実施形態＞
本発明の電気泳動表示装置に係る第２実施形態を、図４を参照して説明する。第２実施形態では、メモリー回路の構成が一部異なる以外は、第１実施形態の構成と同様である。よって、第２実施形態について、第１実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図４を参照して説明する。ここに図４は、図２と同趣旨の、本実施形態に係る画素の電気的な構成を示す等価回路図である。

（電気泳動表示装置の構成）
図４において、メモリー回路２５は、インバーター回路２５ａのＮチャネル型トランジスター２５ａ１と電気的に直列接続されたＮチャネル型トランジスター２５ａ４と、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ２と電気的に直列接続されたＰチャネル型トランジスター２５ｂ４とを有している。

Ｎチャネル型トランジスター２５ａ４のゲートは、第２の制御線９５ｂに電気的に接続されており、Ｐチャネル型トランジスター２５ｂ４のゲートは、第１の制御線９５ａに電気的に接続されている。当該電気泳動表示装置１の動作時に、第１の制御線９５ａ及び第２の制御線９５ｂに、夫々入力された信号がハイレベルであるかローレベルであるかに応じて、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が夫々オンオフされる。

尚、本実施形態に係る「Ｎチャネル型トランジスター２５ａ４」及び「Ｐチャネル型トランジスター２５ｂ４」は、夫々、本発明に係る「第１トランジスター」及び「第２トランジスター」の他の例である。

（電気泳動表示装置の動作）
以上のように構成された電気泳動表示装置１に電源が投入されると、メモリー回路２５に電源が供給される前に、第１の制御線９５ａ及び第２の制御線９５ｂの各々に、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４を夫々オフ状態とするような制御電位Ｃ１及びＣ２が供給される。

このため、メモリー回路２５に電源が供給されると、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が配置された電流経路では電荷が移動せず、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が配置されていない電流経路のみ電荷が移動する。すると、高電位電源線９１側からもたらされる正電荷は、インバーター回路２５ａのＰチャネル型トランジスター２５ａ２を介して、インバーター回路２５ａの出力端に蓄えられる。他方、低電位電源線９２側からもたらされる負電荷は、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ１を介して、インバーター回路２５ｂの出力端に蓄えられる。この結果、インバーター回路２５ａのＰチャネル型トランジスター２５ａ２と、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ１とがオン状態となり、メモリー回路２５の初期状態が決定される。

本実施形態では、上述したステップＳ１０２（図３参照）において、全ての画素２０のメモリー回路２５の入力端子Ｎ１がローレベルとなる。従って、上述したステップＳ１０４（図３参照）では、メモリー回路２５の入力端子Ｎ１にハイレベルの画像信号を入力する画素２０のみにデータを書き込むだけでよい。言い換えれば、メモリー回路２５の入力端子Ｎ１にローレベルの画像信号を入力する画素２０については、データを書き込まずにスキップすることができる。

＜第３実施形態＞
本発明の電気泳動表示装置に係る第３実施形態を、図５及び図６を参照して説明する。第３実施形態では、メモリー回路の構成が一部異なる以外は、第１実施形態の構成と同様である。よって、第３実施形態について、第１実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図５及び図６を参照して説明する。ここに図５は、図２と同趣旨の、本実施形態に係る画素の電気的な構成を示す等価回路図である。

（電気泳動表示装置の構成）
図５において、メモリー回路２５は、インバーター回路２５ａのＰチャネル型トランジスター２５ａ２と電気的に直列接続されたＰチャネル型トランジスター２５ａ３と、インバーター回路２５ａのＮチャネル型トランジスター２５ａ１と電気的に直列接続されたＮチャネル型トランジスター２５ａ４と、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ１と電気的に直列接続されたＮチャネル型トランジスター２５ｂ３と、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ２と電気的に直列接続されたＰチャネル型トランジスター２５ｂ４とを有している。

Ｐチャネル型トランジスター２５ａ３のゲートは、第１の制御線９５ａに電気的に接続されており、Ｎチャネル型トランジスター２５ａ４のゲートは、第３の制御線９５ｃに電気的に接続されており、Ｎチャネル型トランジスター２５ｂ３のゲートは、第４の制御線９５ｄに電気的に接続されており、Ｐチャネル型トランジスター２５ｂ４のゲートは、第２の制御線９５ｂに電気的に接続されている。

尚、第３の制御線９５ｃ及び第４の制御線９５ｄは、電源回路２００（図１参照）に電気的に接続されている。電源回路２００は、第３の制御線９５ｃに第３の制御電位Ｃ３を供給し、第４の制御線に第４の制御電位Ｃ４を供給する。

当該電気泳動表示装置１の動作時に、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄに、夫々入力された信号がハイレベルであるかローレベルであるかに応じて、Ｐチャネル型トランジスター２５ａ３、Ｎチャネル型トランジスター２５ａ４、Ｎチャネル型トランジスター２５ｂ３及びＰチャネル型トランジスター２５ｂ４が夫々オンオフされる。

本実施形態では、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が同時にオン状態となり、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が同時にオフ状態となるように、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄに信号が入力される。或いは、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が同時にオフ状態となり、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が同時にオン状態となるように、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄに信号が入力される。

尚、本実施形態に係る「Ｎチャネル型トランジスター２５ａ４」及び「Ｐチャネル型トランジスター２５ｂ４」は、夫々、本発明に係る「第３トランジスター」及び「第４トランジスター」の一例である。

（電気泳動表示装置の動作）
以上のように構成された電気泳動表示装置１に電源が投入されると、メモリー回路２５に電源が供給される前に、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄの各々に、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オン状態とし、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４を夫々オフ状態とするような制御電位Ｃ１、Ｃ２、Ｃ３及びＣ４が供給される。

この場合、メモリー回路２５に電源が供給されると、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が配置された電流経路では電荷が移動せず、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が配置された電流経路のみ電荷が移動する。すると、高電位電源線９１側からもたらされる正電荷は、インバーター回路２５ａのＰチャネル型トランジスター２５ａ３及びＰチャネル型トランジスター２５ａ２を介して、インバーター回路２５ａの出力端に蓄えられる。他方、低電位電源線９２側からもたらされる負電荷は、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ３及びＮチャネル型トランジスター２５ｂ１を介して、インバーター回路２５ｂの出力端に蓄えられる。この結果、インバーター回路２５ａのＰチャネル型トランジスター２５ａ２と、インバーター回路２５ｂのＮチャネル型トランジスター２５ｂ１とがオン状態となり、メモリー回路２５の初期状態が決定される。

或いは、電気泳動表示装置１に電源が投入されると、メモリー回路２５に電源が供給される前に、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄの各々に、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オフ状態とし、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４を夫々オン状態とするような制御電位Ｃ１、Ｃ２、Ｃ３及びＣ４が供給される。

この場合、メモリー回路２５に電源が供給されると、Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３が配置された電流経路では電荷が移動せず、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４が配置された電流経路のみ電荷が移動する。すると、高電位電源線９１側からもたらされる正電荷は、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ４及びＰチャネル型トランジスター２５ｂ２を介して、インバーター回路２５ｂの出力端に蓄えられる。他方、低電位電源線９２側からもたらされる負電荷は、インバーター回路２５ａのＮチャネル型トランジスター２５ａ４及びＮチャネル型トランジスター２５ａ１を介して、インバーター回路２５ａの出力端に蓄えられる。この結果、インバーター回路２５ａのＮチャネル型トランジスター２５ａ１と、インバーター回路２５ｂのＰチャネル型トランジスター２５ｂ２とがオン状態となり、メモリー回路２５の初期状態が決定される。

次に、電気泳動表示装置１の駆動方法を図６のフローチャートを参照して説明する。尚、図６は、図３と同様に、電気泳動表示装置１の起動シーケンスの一部を構成するものである。

図６において、先ず、電気泳動表示装置１に電源が投入されると、第１の制御線９５ａ、第２の制御線９５ｂ、第３の制御線９５ｃ及び第４の制御線９５ｄの各々に、（ｉ）Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オン状態とし、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４を夫々オフ状態とするような、或いは、（ｉｉ）Ｐチャネル型トランジスター２５ａ３及びＮチャネル型トランジスター２５ｂ３を夫々オフ状態とし、Ｎチャネル型トランジスター２５ａ４及びＰチャネル型トランジスター２５ｂ４を夫々オン状態とするような、制御電位Ｃ１、Ｃ２、Ｃ３及びＣ４が供給される（ステップＳ２０１）。

次に、メモリー回路２５を含む各回路に電源が供給される（ステップＳ２０２）。この際、上述の如く、（ｉ）Ｐチャネル型トランジスター２５ａ２及びＮチャネル型トランジスター２５ｂ１がオン状態となり、或いは、（ｉｉ）Ｎチャネル型トランジスター２５ａ１及びＰチャネル型トランジスター２５ｂ２がオン状態となり、メモリー回路２５の初期状態が決定される。

次に、初期化トランジスター（即ち、Ｐチャネル型トランジスター２５ａ３、Ｎチャネル型トランジスター２５ａ４、Ｎチャネル型トランジスター２５ｂ３及びＰチャネル型トランジスター２５ｂ４）を全てオン状態とするような制御電位Ｃ１、Ｃ２、Ｃ３及びＣ４が供給される（ステップＳ２０３）。次に、データ線５０を介してメモリー回路２５の入力端子Ｎ１に画像信号が入力されると、メモリー回路２５は、入力された画像信号に応じた電位状態となる（ステップＳ２０４）。

続いて、第１の信号線９４ａ及び第２の信号線９４ｂの各々に、第１の電位Ｓ１及び第２の電位Ｓ２が供給される。そして、画素電極２１が、スイッチ回路１１０によりメモリー回路２５に入力された画像信号に応じて択一的に選択された第１の信号線９４ａ又は第２の信号線９４ｂに電気的に接続される（ステップＳ２０５）。

続いて、共通電極２２に、共通電位線９３を介して、矩形波状のパルスが入力される（ステップＳ２０６）。その後、画素２０に接続された各配線がハイインピーダンス状態とされることにより、電力を消費することなく表示部３に表示された画像が保持される（ステップＳ２０７）。

本実施形態では、上記ステップＳ２０２において、（ｉ）全ての画素２０のメモリー回路２５の入力端子Ｎ１をローレベルとすること、（ｉｉ）全ての画素２０のメモリー回路２５の入力端子Ｎ１をハイレベルとすること、或いは（ｉｉｉ）メモリー回路２５の入力端子Ｎ１がハイレベルである画素２０と、メモリー回路２５の入力端子Ｎ１がローレベルである画素２０とを混在させること、が可能である。

全ての画素２０のメモリー回路２５の入力端子Ｎ１をローレベルとした場合には、上記ステップＳ２０４において、メモリー回路２５の入力端子Ｎ１にローレベルの画像信号を入力する画素２０については、データを書き込まずにスキップすることができる。或いは、全ての画素２０のメモリー回路２５の入力端子Ｎ１をハイレベルとした場合には、上記ステップＳ２０４において、メモリー回路２５の入力端子Ｎ１にハイレベルの画像信号を入力する画素２０については、データを書き込まずにスキップすることができる。

メモリー回路２５の入力端子Ｎ１がハイレベルである画素２０と、メモリー回路２５の入力端子Ｎ１がローレベルである画素２０とを混在させる場合、典型的には、当該電気泳動表示装置１の設計時に、メモリー回路２５の入力端子Ｎ１がハイレベルである画素２０とメモリー回路２５の入力端子Ｎ１がローレベルである画素２０とが定められる。

このため、上記ステップＳ２０４において、メモリー回路２５の入力端子Ｎ１の電位が変化する画素２０のみにデータを書き込むだけでよい。言い換えれば、メモリー回路２５の入力端子Ｎ１の電位が変化しない画素２０については、データを書き込まずにスキップすることができる。

尚、当該電気泳動表示装置１の設計時に、例えばタイトルロゴが表示部３（図１参照）に表示されるように、メモリー回路２５の入力端子Ｎ１がハイレベルである画素２０とメモリー回路２５の入力端子Ｎ１がローレベルである画素２０とを定めれば、当該電気泳動表示装置１の起動時に、即時タイトルロゴを表示することができる。

また、当該電気泳動表示装置１が電池駆動である場合に、例えば電源残量低下の警告表示が表示部３に表示されるように、メモリー回路２５の入力端子Ｎ１がハイレベルである画素２０とメモリー回路２５の入力端子Ｎ１がローレベルである画素２０とを定め、電源電圧が規定電圧を下回った際に、表示部３の電源を止めると共に、各種駆動回路やメモリー１１等の主要でない回路をスタンバイ化する。その後、表示部３の電源を入れ、メモリー回路２５の初期データ（ここでは、電源残量低下の警告表示）を発生させれば、ユーザに警告を与えることができる。このように構成すれば、例えば無線による電力駆動や太陽電池等の、使用環境によっては電源の供給が突然停止してしまう装置であっても、比較的少ない電力量で警告表示を表示可能とすることができる。

＜電子機器＞
次に、上述した電気泳動表示装置を適用した電子機器について、図７及び図８を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。

図７は、電子ペーパー１４００の構成を示す斜視図である。

図７に示すように、電子ペーパー１４００は、上述した実施形態に係る電気泳動表示装置を表示部１４０１として備えている。電子ペーパー１４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１４０２を備えて構成されている。

図８は、電子ノート１５００の構成を示す斜視図である。

図８に示すように、電子ノート１５００は、図７で示した電子ペーパー１４００が複数枚束ねられ、カバー１５０１に挟まれているものである。カバー１５０１は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

上述した電子ペーパー１４００及び電子ノート１５００は、上述した実施形態に係る電気泳動表示装置を備えるので、消費電力を低減しつつ、高品質な画像表示を行うことが可能である。

尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気泳動表示装置及び電子機器もまた本発明の技術的範囲に含まれるものである。

１…電気泳動表示装置、３…表示部、１０…コントローラー、２０…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２５…メモリー回路、２５ａ、２５ｂ…インバーター回路、２５ａ２、２５ａ３、２５ｂ２、２５ｂ４…Ｐチャネル型トランジスター、２５ａ１、２５ａ４、２５ｂ１、２５ｂ４…Ｎチャネル型トランジスター

Claims (7)

1. 互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子が夫々設けられると共に、ラッチ回路を有する複数の画素からなる表示部を備え、
   前記ラッチ回路は、
   第１導電型トランジスター及び第２導電型トランジスターを夫々含んでなる一対のインバーターと、
   前記一対のインバーターのうち一方のインバーターの第１導電型トランジスターと電気的に直列接続された第１トランジスターと、
   前記一対のインバーターのうち他方のインバーターの第２導電型トランジスターと電気的に直列接続された第２トランジスターと
   を有し、
   前記第１トランジスター及び前記第２トランジスターを夫々制御する制御回路を更に備える
   ことを特徴とする電気泳動表示装置。
2. 前記第１トランジスターは、前記一方のインバーターの第１導電型トランジスターと同一導電型のトランジスターであり、
   前記第２トランジスターは、前記他方のインバーターの第２導電型トランジスターと同一導電型のトランジスターである
   ことを特徴とする請求項１に記載の電気泳動表示装置。
3. 前記第１導電型トランジスターは、Ｐチャネル型トランジスターであり、
   前記第２導電型トランジスターは、Ｎチャネル型トランジスターである
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置。
4. 前記第１導電型トランジスターは、Ｎチャネル型トランジスターであり、
   前記第２導電型トランジスターは、Ｐチャネル型トランジスターである
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置。
5. 前記ラッチ回路は、
   前記一方のインバーターの第２導電型トランジスターと電気的に直列接続された第３トランジスターと、
   前記他方のインバーターの第１導電型トランジスターと電気的に直列接続された第４トランジスターと
   を更に有し、
   前記制御回路は、更に、前記第３トランジスター及び前記第４トランジスターを夫々制御する
   ことを特徴とする請求項１乃至４のいずれか一項に記載の電気泳動表示装置。
6. 前記制御回路は、前記第１トランジスター及び前記第２トランジスター、又は前記第３トランジスター及び前記第４トランジスターが、同時にオンとなるように、前記第１トランジスター、前記第２トランジスター、前記第３トランジスター及び前記第４トランジスターを夫々制御することを特徴とする請求項５に記載の電気泳動表示装置。
7. 請求項１乃至６のいずれか一項に記載の電気泳動表示装置を備えることを特徴とする電子機器。

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