WO2019061965A1 - 移位暂存电路及其应用的显示面板 - Google Patents

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WO2019061965A1
WO2019061965A1 PCT/CN2018/073938 CN2018073938W WO2019061965A1 WO 2019061965 A1 WO2019061965 A1 WO 2019061965A1 CN 2018073938 W CN2018073938 W CN 2018073938W WO 2019061965 A1 WO2019061965 A1 WO 2019061965A1
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electrically coupled
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control
frequency signal
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黄北洲
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惠科股份有限公司
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present application relates to the field of display, and in particular to a display panel for a shift register circuit and its application.
  • planar liquid crystal display driving circuit is mainly composed of an external IC connected to the panel, but this method cannot reduce the cost of the product and can not make the panel thinner.
  • a liquid crystal display device usually has a gate driving circuit, a source driving circuit, and a pixel array.
  • the pixel array has a plurality of pixel circuits, each of which is turned on and off according to a scan signal provided by the gate driving circuit, and displays a data picture according to the data signal provided by the source driving circuit.
  • the gate driving circuit usually has a multi-stage shift register, and outputs the scanning signal to the pixel array by means of the first-stage shift register being transferred to the next-stage shift register.
  • the pixel circuit is sequentially turned on to enable the pixel circuit to receive the data signal.
  • the gate driving circuit is directly fabricated on the array substrate instead of the driving chip fabricated by the external connection IC.
  • This is called Gate On Array (GOA) technology.
  • GOA Gate On Array
  • Applications can be used directly around the panel, reducing production processes, reducing product costs and making the panel thinner.
  • the pull-down speed of the shift register to the gate signal often affects the effectiveness of the gate signal to drive the pixel array.
  • the pull-down speed of the shift register to the gate signal is slowed down.
  • the display screen of the overall panel can be optimized, thereby improving the quality of the display screen. Therefore, how to improve the lack of the above-described gate array driving circuit substrate technology, and thus propose a shift temporary storage circuit with low manufacturing cost and easy processing.
  • an object of the present application is to provide a display panel for shifting a temporary storage circuit and its application.
  • a shift register circuit includes a multi-stage shift register, each shift register includes: a first switch, wherein a control end of the first switch is electrically coupled to a control signal a first end of the first switch is electrically coupled to the control signal, a second end of the first switch is electrically coupled to a first node, and a second switch is configured to: A control terminal of the switch is electrically coupled to the first node, a first end of the second switch is electrically coupled to a frequency signal, and a second end of the second switch is electrically coupled to an output pulse a third switch, wherein a control terminal of the third switch is electrically coupled to a second node, and a first end of the third switch is electrically coupled to the output pulse signal, A second end of the three switch is electrically coupled to a low preset potential; a fourth switch, wherein a control end of the fourth switch is electrically coupled to the second node, and the fourth
  • a shift register circuit comprising a multi-stage shift register, each shift register comprising: a first switch, wherein a control end of the first switch is electrically coupled to a Controlling a signal, a first end of the first switch is electrically coupled to the control signal, a second end of the first switch is electrically coupled to a first node, and a second switch is configured A first end of the second switch is electrically coupled to the first node, a first end of the second switch is electrically coupled to a frequency signal, and a second end of the second switch is electrically coupled to the first end Outputting a pulse signal; a third switch, wherein a control terminal of the third switch is electrically coupled to a second node, and a first end of the third switch is electrically coupled to the output pulse signal a second end of the third switch is electrically coupled to a low preset potential; a fourth switch, wherein a control end of the fourth switch is electrically coupled to the second node, the fourth switch The first end is
  • a further object of the present application is a display panel comprising: a first substrate; and a second substrate disposed opposite to the first substrate; further comprising a shift temporary storage circuit comprising a multi-stage shift register, each The shift register includes: a first switch, wherein a control end of the first switch is electrically coupled to a control signal, and a first end of the first switch is electrically coupled to the control signal, A second end of the first switch is electrically coupled to the first node; a second switch, wherein a control end of the second switch is electrically coupled to the first node, and the second switch The first end is electrically coupled to a frequency signal, and the second end of the second switch is electrically coupled to an output pulse signal; and a third switch, wherein a control end of the third switch is electrically coupled a second node, a first end of the third switch is electrically coupled to the output pulse signal, a second end of the third switch is electrically coupled to a low preset potential; and a fourth switch is The control end of the fourth
  • a sub-pull-down circuit includes: an eighth switch, wherein a control end of the eighth switch is electrically coupled to the sixth node, and one of the eighth switches The first end is electrically coupled to the output pulse signal, and a second end of the eighth switch is electrically coupled to the low preset potential.
  • a ninth switch is further included, wherein a control end of the ninth switch is electrically coupled to the sixth node, and a first end of the ninth switch is electrically coupled Connected to the first node, a second end of the ninth switch is electrically coupled to the low preset potential.
  • a sub-drain circuit controller includes: a sixth switch, wherein a control end of the sixth switch is electrically coupled to a fourth node, and the sixth switch A first end is electrically coupled to the fourth node, and a second end of the sixth switch is electrically coupled to a fifth node and a seventh switch, wherein a control terminal of the seventh switch is electrically The first node is electrically coupled to the fourth node, and the second end of the seventh switch is electrically coupled to a sixth node.
  • a tenth switch is further included, wherein a control end of the tenth switch is electrically coupled to a seventh node, and a first end of the tenth switch is electrically coupled The sixth node is electrically coupled to the second preset end of the tenth switch.
  • an eleventh switch is further included, wherein a control end of the eleventh switch is electrically coupled to the seventh node, and a first end of the eleventh switch The second node of the eleventh switch is electrically coupled to the low preset potential.
  • a twelfth switch is further included, wherein a control end of the twelfth switch is electrically coupled to an eighth node, and a first end of the twelfth switch is electrically The second end of the twelfth switch is electrically coupled to the low preset potential and a thirteenth switch, wherein a control terminal of the thirteenth switch is electrically connected The first end of the thirteenth switch is electrically coupled to the fifth node, and the second end of the thirteenth switch is electrically coupled to the low preset Potential.
  • the high frequency signal circuit further includes a fourteenth switch, wherein a control end of the fourteenth switch is electrically coupled to a frequency signal, and the fourteenth switch A first end is electrically coupled to the frequency signal, and a second end of the fourteenth switch is electrically coupled to the fourth node.
  • the application can also achieve the effect of low frequency voltage regulation by using a combination of high frequency signals.
  • Figure 1a is a schematic diagram of an exemplary liquid crystal display.
  • FIG. 1b is a schematic diagram of a liquid crystal display according to an embodiment of the present application.
  • Figure 1c is a schematic diagram of an exemplary Thompson circuit.
  • Figure 1d is a schematic diagram of an exemplary boost point and pulse signal output waveform.
  • FIG. 2 is a schematic diagram of an exemplary shift register circuit.
  • FIG. 3a is a schematic diagram of an exemplary shift register circuit with a high frequency voltage stabilizing circuit.
  • Figure 3b is a schematic diagram of an exemplary waveform with a high frequency regulator circuit.
  • FIG. 3c is a schematic diagram of an exemplary shift register circuit with a low frequency voltage stabilizing circuit.
  • Figure 3d is a schematic diagram of an exemplary waveform with a low frequency regulator circuit.
  • 4a is a schematic diagram of a shift temporary storage circuit with a high frequency signal combining circuit according to an embodiment of the present application.
  • 4b is a schematic diagram of a waveform with a high frequency signal combining circuit according to an embodiment of the present application.
  • the word “comprising” is to be understood to include the component, but does not exclude any other component.
  • “on” means located above or below the target component, and does not mean that it must be on the top based on the direction of gravity.
  • the display panel of the present application may include an LCD (Liquid Crystal Display) panel including: a thin film transistor (TFT) substrate, a color filter (CF) substrate, and a liquid crystal layer formed between the two substrates or It is an OLED (Organic Light-Emitting Diode) panel or a QLED (Quantum Dots Light-Emitting Diode) panel.
  • LCD Liquid Crystal Display
  • TFT thin film transistor
  • CF color filter
  • OLED Organic Light-Emitting Diode
  • QLED Quadantum Dots Light-Emitting Diode
  • the liquid crystal panel of the present application may be a curved display panel.
  • the active array (TFT) and the color filter layer (CF) of the present application may be formed on the same substrate.
  • an exemplary liquid crystal display 10 includes a color filter substrate 100, an array substrate 110, and a driving chip 103 for driving the circuit.
  • a liquid crystal display 11 having a gate array driving includes a color filter substrate 100 and an array.
  • the substrate 110 and a gate array driver 105 are used to fabricate the gate driving circuit on the array substrate 110.
  • FIG. 1c is a schematic diagram of an exemplary Thompson circuit.
  • a Thompson circuit 12 includes an input pulse signal circuit 120 and a frequency signal circuit 130 for providing a precharge source to the Thompson circuit 12 at the frequency.
  • the signal circuit 130 provides a frequency signal coupling such that the boost point reaches a high voltage potential.
  • Figure 1d is a schematic diagram of an exemplary boost point and pulse signal output waveform.
  • the frequency signal (CK) is a periodic signal
  • the waveform 120 of the Coupling Boost point is always coupled, resulting in a G output line at the Gate line.
  • the time-faulted waveform 125 is turned on, which causes the screen to be abnormal.
  • a shift register circuit 13 includes a multi-stage shift register. Each shift register includes a first switch T10, and a control terminal 101a of the first switch T10 is electrically coupled to the first switch T10.
  • the control signal ST, a first end 101b of the first switch T10 is electrically coupled to the control signal ST, and a second end 101c of the first switch T10 is electrically coupled to a first node P1(n) a second switch T20, a control terminal 201a of the second switch T20 is electrically coupled to the first node P1(n), and a first end 201b of the second switch T20 is electrically coupled to a frequency a signal CK, a second end 201c of the second switch T20 is electrically coupled to an output pulse signal G(n); a third switch T30, a control terminal 301a of the third switch T30 is electrically coupled a second node P2(n), a first end 301b of the third switch T30 is electrically coupled to the output pulse signal G(n), and a second end 301c of the third switch T30 is electrically coupled a low-preset potential Vss; a fourth switch T40, a control terminal 401a of the fourth switch T40 is electrical
  • FIG. 3a is a schematic diagram of an exemplary shift register circuit with a high frequency voltage regulator circuit and FIG. 3b is a schematic waveform diagram of an exemplary high frequency voltage stabilization circuit.
  • a shift register circuit 14 includes a multi-stage shift register. Each shift register includes: a first switch T10, and a control terminal 101a of the first switch T10 is electrically The first end 101b of the first switch T10 is electrically coupled to the control signal F(n-2), and the second end of the first switch T10 is coupled to a control signal F(n-2).
  • 101c is electrically coupled to a first node P1(n); a second switch T20, a control end 201a of the second switch T20 is electrically coupled to the first node P1(n), the second switch A first end 201b of the T20 is electrically coupled to a frequency signal HCK, a second end 201c of the second switch T20 is electrically coupled to an output pulse signal G(n), and a third switch T30.
  • a control terminal 301a of the three-switch T30 is electrically coupled to a second node P2(n), and a first end 301b of the third switch T30 is electrically coupled to the output pulse signal G(n).
  • a second terminal 301c of the third switch T30 is electrically coupled to a low preset potential Vss; a fourth switch T40, a control terminal 401a of the fourth switch T40 is electrically coupled to the second node P2(n) One of the fourth switch T40 One end 401b is electrically coupled to the first node P1(n), and a second end 401c of the fourth switch T40 is electrically coupled to the low preset potential Vss; a fifth switch T50, the fifth A control terminal 501a of the switch T50 is electrically coupled to the first node P1(n), a first end 501b of the fifth switch T50 is electrically coupled to a frequency signal HCK, and one of the fifth switches T50 The second end 501c is electrically coupled to a third node P3(n); an eighth switch T80, a control end 801a of the eighth switch T80 is electrically coupled to the sixth node P6(n), a first end 801b of the eighth switch T80 is electrically coupled to
  • FIG. 3c is a schematic diagram of an exemplary shift register circuit with a low frequency voltage regulator circuit
  • FIG. 3d is a schematic diagram of an exemplary waveform with a low frequency voltage regulator circuit.
  • a shift register circuit 15 includes a multi-stage shift register. Each shift register includes: a first switch T10, and a control terminal 101a of the first switch T10 is electrically The first end 101b of the first switch T10 is electrically coupled to the control signal F(n-2), and the second end of the first switch T10 is coupled to a control signal F(n-2).
  • 101c is electrically coupled to a first node P1(n); a second switch T20, a control end 201a of the second switch T20 is electrically coupled to the first node P1(n), the second switch A first end 201b of the T20 is electrically coupled to a frequency signal HCK, a second end 201c of the second switch T20 is electrically coupled to an output pulse signal G(n), and a third switch T30.
  • a control terminal 301a of the three-switch T30 is electrically coupled to a second node P2(n), and a first end 301b of the third switch T30 is electrically coupled to the output pulse signal G(n).
  • a second terminal 301c of the third switch T30 is electrically coupled to a low preset potential Vss; a fourth switch T40, a control terminal 401a of the fourth switch T40 is electrically coupled to the second node P2(n) One of the fourth switch T40 One end 401b is electrically coupled to the first node P1(n), and a second end 401c of the fourth switch T40 is electrically coupled to the low preset potential Vss; a fifth switch T50, the fifth A control terminal 501a of the switch T50 is electrically coupled to the first node P1(n), a first end 501b of the fifth switch T50 is electrically coupled to a frequency signal HCK, and one of the fifth switches T50 The second end 501c is electrically coupled to a third node P3(n); a sixth switch T60, a control end 601a of the sixth switch T60 is electrically coupled to a low frequency signal LCK, and the sixth switch T60 A first end 601b is electrically coupled to the
  • a second terminal 901c of the nine-switch T90 is electrically coupled to the low-preset potential Vss; a tenth switch T11, a control terminal 111a of the tenth switch T11 is electrically coupled to a seventh node P7(n) The first end 111b of the tenth switch T11 is electrically coupled to the sixth node P6(n), and the second end 111c of the tenth switch T11 is electrically coupled to the low preset potential Vss.
  • An eleventh switch T12 a control terminal 121a of the eleventh switch T12 is electrically coupled to the seventh node P7(n), and a first end 121b of the eleventh switch T12 is electrically coupled Connected to the fifth node P5(n), a second end 121c of the eleventh switch T12 is electrically coupled to the low preset potential Vss; a twelfth switch T13, the twelfth switch T13 One control end 131a is electrically coupled to an eighth section P8(n), a first end 131b of the twelfth switch T13 is electrically coupled to the sixth node P6(n), and a second end 131c of the twelfth switch T13 is electrically coupled to the second end 131c.
  • a low-preset potential Vss a low-preset potential Vss; and a thirteenth switch T14, a control terminal 141a of the thirteenth switch T14 is electrically coupled to the eighth node P8(n), and one of the thirteenth switch T14
  • the first end 141b is electrically coupled to the fifth node P5(n)
  • a second end 141c of the thirteenth switch T14 is electrically coupled to the low preset potential Vss.
  • the circuit is better than the high frequency by the low frequency voltage regulation, but it needs two more low frequency signals.
  • a shift temporary storage circuit 20 includes a multi-stage shift register, and each shift register includes: a first switch T10, the first A control terminal 101a of the switch T10 is electrically coupled to a control signal F(n-2), and a first end 101b of the first switch T10 is electrically coupled to the control signal F(n-2).
  • a second end 101c of the first switch T10 is electrically coupled to a first node P1(n); a second switch T20, a control end 201a of the second switch T20 is electrically coupled to the first node P1 (n), a first end 201b of the second switch T20 is electrically coupled to a frequency signal HCK, a second end 201c of the second switch T20 is electrically coupled to an output pulse signal G(n); a third switch T30, a control terminal 301a of the third switch T30 is electrically coupled to a second node P2(n), and a first end 301b of the third switch T30 is electrically coupled to the output pulse
  • the signal G(n), a second end 301c of the third switch T30 is electrically coupled to a low preset potential Vss; a fourth switch T40, a control terminal 401a of the fourth switch T40 is electrically coupled The second node P2(n a first end 401b of the fourth switch T40 is electrically coupled to
  • Vss a fifth switch T50, a control terminal 501a of the fifth switch T50 is electrically coupled to the first node P1(n), and a first end 501b of the fifth switch T50 is electrically coupled to the first node 501b.
  • the second terminal 501c of the fifth switch T50 is electrically coupled to a third node P3(n); a sixth switch T60, a control terminal 601a of the sixth switch T60 is electrically coupled a fourth node P4(n), a first end 601b of the sixth switch T60 is electrically coupled to the fourth node P4(n), and a second end 601c of the sixth switch T60 is electrically coupled Connected to a fifth node P5(n); a seventh switch T70, a control terminal 701a of the seventh switch T70 is electrically coupled to the fifth node P5(n), and a seventh switch T70 One end 701b is electrically coupled to the fourth node P4(n), a second end 701c of the seventh switch T70 is electrically coupled to a sixth node P6(n), and an eighth switch T80.
  • a control terminal 801a of the eighth switch T80 is electrically coupled to the sixth node P6(n), a first end 801b of the eighth switch T80 is electrically coupled to the output pulse signal G(n), and a second end 801c of the eighth switch T80 is electrically coupled to the low a preset potential Vss; a ninth switch T90, a control terminal 901a of the ninth switch T90 is electrically coupled to the sixth node P6(n), and a first end 901b of the ninth switch T90 is electrically The second node 901c of the ninth switch T90 is electrically coupled to the low preset potential Vss; a tenth switch T11, one of the tenth switches T11 is coupled to the first node P1(n).
  • the control terminal 111a is electrically coupled to a seventh node P7(n), and a first end 111b of the tenth switch T11 is electrically coupled to the sixth node P6(n), and one of the tenth switches T11
  • the second end 111c is electrically coupled to the low-preset potential Vss; an eleventh switch T12, a control end 121a of the eleventh switch T12 is electrically coupled to the seventh node P7(n), A first end 121b of the eleventh switch T12 is electrically coupled to the fifth node P5(n), and a second end 121c of the eleventh switch T12 is electrically coupled to the low preset potential Vss a twelfth switch T13, the twelfth switch T13
  • the control terminal 131a is electrically coupled to an eighth node P8(n), and a first end 131b of the twelfth switch T13 is electrically coupled to the sixth node P6(n), and the twelf
  • a shift temporary storage circuit 20 includes a multi-stage shift register, and each shift register includes: a first switch T10, the first A control terminal 101a of the switch T10 is electrically coupled to a control signal F(n-2), and a first end 101b of the first switch T10 is electrically coupled to the control signal F(n-2).
  • a second end 101c of the first switch T10 is electrically coupled to a first node P1(n); a second switch T20, a control end 201a of the second switch T20 is electrically coupled to the first node P1 (n), a first end 201b of the second switch T20 is electrically coupled to a frequency signal HCK, a second end 201c of the second switch T20 is electrically coupled to an output pulse signal G(n); a third switch T30, a control terminal 301a of the third switch T30 is electrically coupled to a second node P2(n), and a first end 301b of the third switch T30 is electrically coupled to the output pulse
  • the signal G(n), a second end 301c of the third switch T30 is electrically coupled to a low preset potential Vss; a fourth switch T40, a control terminal 401a of the fourth switch T40 is electrically coupled The second node P2(n a first end 401b of the fourth switch T40 is electrically coupled to
  • Vss a fifth switch T50, a control terminal 501a of the fifth switch T50 is electrically coupled to the first node P1(n), and a first end 501b of the fifth switch T50 is electrically coupled to the first node 501b.
  • the second terminal 501c of the fifth switch T50 is electrically coupled to a third node P3(n); a sixth switch T60, a control terminal 601a of the sixth switch T60 is electrically coupled a fourth node P4(n), a first end 601b of the sixth switch T60 is electrically coupled to the fourth node P4(n), and a second end 601c of the sixth switch T60 is electrically coupled Connected to a fifth node P5(n); a seventh switch T70, a control terminal 701a of the seventh switch T70 is electrically coupled to the fifth node P5(n), and a seventh switch T70 One end 701b is electrically coupled to the fourth node P4(n), a second end 701c of the seventh switch T70 is electrically coupled to a sixth node P6(n), and an eighth switch T80.
  • a control terminal 801a of the eighth switch T80 is electrically coupled to the sixth node P6(n), a first end 801b of the eighth switch T80 is electrically coupled to the output pulse signal G(n), and a second end 801c of the eighth switch T80 is electrically coupled to the low a preset potential Vss; a ninth switch T90, a control terminal 901a of the ninth switch T90 is electrically coupled to the sixth node P6(n), and a first end 901b of the ninth switch T90 is electrically The second node 901c of the ninth switch T90 is electrically coupled to the low preset potential Vss; a tenth switch T11, one of the tenth switches T11 is coupled to the first node P1(n).
  • the control terminal 111a is electrically coupled to a seventh node P7(n), and a first end 111b of the tenth switch T11 is electrically coupled to the sixth node P6(n), and one of the tenth switches T11
  • the second end 111c is electrically coupled to the low-preset potential Vss; an eleventh switch T12, a control end 121a of the eleventh switch T12 is electrically coupled to the seventh node P7(n), A first end 121b of the eleventh switch T12 is electrically coupled to the fifth node P5(n), and a second end 121c of the eleventh switch T12 is electrically coupled to the low preset potential Vss a twelfth switch T13, the twelfth switch T13
  • the control terminal 131a is electrically coupled to an eighth node P8(n), and a first end 131b of the twelfth switch T13 is electrically coupled to the sixth node P6(n), and the twelf
  • the high-frequency signal circuit 400 further includes a fourteenth switch T15.
  • a control terminal 151a of the fourteenth switch T15 is electrically coupled to a frequency signal HCK(n-2), and a fourth of the fourteenth switch T15.
  • the first end 151b is electrically coupled to the frequency signal HCK(n-2), and the second end 151c of the fourteenth switch T15 is electrically coupled to the fourth node P4(n) and a fifteenth switch.
  • the first end 161b of the fifteenth switch T16 is electrically coupled to the frequency signal HCK(n), and the fifteenth switch T16 is electrically coupled to a frequency signal HCK(n).
  • the second end 161c is electrically coupled to the fourth node P4(n) and a sixteenth switch T17.
  • a control terminal 171a of the sixteenth switch T17 is electrically coupled to a frequency signal HCK(n+2).
  • the first end 171b of the sixteenth switch T17 is electrically coupled to the fourth node P4(n), and the second end 171c of the sixteenth switch T17 is electrically coupled to the low preset. Potential Vss.
  • a sub-downward circuit 210 includes an eighth switch T80, and a control terminal 801a of the eighth switch T80 is electrically coupled to the sixth node P6. (n), a first end 801b of the eighth switch T80 is electrically coupled to the output pulse signal G(n), and a second end 801c of the eighth switch T80 is electrically coupled to the low pre- a potential Vss; and a ninth switch T90, a control terminal 901a of the ninth switch T90 is electrically coupled to the sixth node P6(n), and a first end 901b of the ninth switch T90 is electrically The first node P1(n) is coupled to the second terminal 901c of the ninth switch T90.
  • the low preset potential Vss is electrically coupled.
  • a sub-pull circuit controller 220 includes a sixth switch T60, and a control terminal 601a of the sixth switch T60 is electrically coupled to a fourth node.
  • P4(n) a first end 601b of the sixth switch T60 is electrically coupled to the fourth node P4(n), and a second end 601c of the sixth switch T60 is electrically coupled to a fifth a node P5(n);
  • a seventh switch T70 a control terminal 701a of the seventh switch T70 is electrically coupled to the fifth node P5(n), and a first end 701b of the seventh switch T70 is electrically
  • the fourth node P4(n) is electrically coupled to a second end 701c of the seventh switch T70 electrically coupled to a sixth node P6(n);
  • a tenth switch T11 the tenth switch T11
  • a control terminal 111a is electrically coupled to a seventh node P7(n), and a first
  • a second end 131c of the twelfth switch T13 is electrically coupled to the low preset potential Vss; and a thirteenth switch T14, a control end 141a of the thirteenth switch T14 is electrically coupled to the first An eight-node P8(n), a first end 141b of the thirteenth switch T14 is electrically coupled to the fifth node P5(n), and a second end 141c of the thirteenth switch T14 is electrically coupled The low preset potential Vss is connected.
  • a display panel includes: a first substrate (not shown); and a second substrate (not shown) disposed opposite to the first substrate;
  • the shifting element temporary storage circuit 20 is disposed on the first substrate or the second substrate.
  • the application can also achieve the effect of low frequency voltage regulation by using a combination of high frequency signals.

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Abstract

一种移位暂存电路（20）及其应用的显示面板，移位暂存电路（20）包括多级移位寄存器，每一移位寄存器包括：一第一开关（T10），第一开关（T10）的一控制端（101a）电性耦接一控制讯号（F（n-2））；一第二开关（T20），第二开关（T20）的一控制端（201a）电性耦接第一节点（P1（n））；一第三开关（T30），第三开关（T30）的一控制端（301a）电性耦接一第二节点（P2（n））；一第四开关（T40），第四开关（T40）的一控制端（401a）电性耦接第二节点（P2（n）），第五开关（T50）的一控制端（501a）电性耦接第一节点（P1（n））；一第六开关（T60），第六开关（T60）的一控制端（601a）电性耦接一第四节点（P4（n））；一第七开关（T70），第七开关（T70）的一控制端（701a）电性耦接第五节点（P5（n））；以及一高频讯号电路（400），电性耦接于移位暂存电路（20）的低预设电位（VSS）、第六开关（T60）及第七开关（T70）。

Description

移位暂存电路及其应用的显示面板 技术领域
本申请涉及显示领域，特别是涉及一种移位暂存电路及其应用的显示面板。
背景技术
近年来，随着科技的进步，平面液晶显示器逐渐普及化，其具有轻薄等优点。目前平面液晶显示器驱动电路主要是由面板外连接IC来组成，但是此方法无法将产品的成本降低、也无法使面板更薄型化。
且液晶显示设备中通常具有栅极驱动电路、源极驱动电路和像素阵列。像素阵列中具有多个像素电路，每一个像素电路依据栅极驱动电路提供的扫描讯号开启和关闭，并依据源极驱动电路提供的数据讯号，显示数据画面。以栅极驱动电路来说，栅极驱动电路通常具有多级移位寄存器，并藉由一级移位寄存器传递至下一级移位寄存器的方式，来输出扫描讯号到像素阵列中，以依序地开启像素电路，使像素电路接收数据讯号。
因此在驱动电路的制程中，便直接将栅极驱动电路制作在阵列基板上，来取代由外连接IC制作的驱动芯片，此种被称为栅极阵列驱动(Gate On Array，GOA)技术的应用可直接做在面板周围，减少制作程序、降低产品成本且使面板更薄型化。在栅极阵列驱动技术中，移位寄存器对栅极信号的下拉速度常影响到栅极信号驱动像素阵列的成效。然而，由于现今面板在时序上的设定，以及移位寄存器中的开关组件在开关电压时可能产生的漏电流，因此造成移位寄存器对栅极信号的下拉速度变慢。若栅极信号的下拉速度可以有效提升的话，将能优化整体面板的显示画面，进而提升显示画面的质量。因此，如何改善上述栅极阵列驱动电路基板技术的缺失，因而提出一种制作成本低且加工容易的移位暂存电路。
发明内容
为了解决上述技术问题，本申请的目的在于，提供一种移位暂存电路及其应用的显示面板。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性 耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及一高频讯号电路，电性耦接于所述移位暂存电路的所述低预设电位、所述第六开关及所述第七开关。
本申请的目的及解决其技术问题还可采用以下技术措施进一步实现。
本申请的另一目的为一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及一高频讯号电路，电性耦接于所述移位元暂存电路的所述低预设电位、所述第六开关及所述第七开关；其中所述高频讯号电路更包括一第十四开关，其中，所述第十四开关的一控制端电性耦接一频率讯号，所述第十四开关的一第一端电性耦接所述频率讯号，所述第十四开关的一第二端电性耦接所述第四节点、一第十五开关，其中，所述第十五开关的一控制端电性耦接一频率讯号，所述第十五开关的一第一端电性耦接所述频率讯号，所述第十五开关的一第二端电性耦接所述第四节点及一第十六开关，其中，所述第十六开关的一控制端电性耦接一频率讯号，所述第十六开关的一第一端电性耦接所述第四节点，所述第十六开关的一第二端电性耦接所述低预设电位。
本申请的又一目的为一种显示面板，包括：第一基板；以及第二基板，与该第一基板相对设置；还包括一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及一高频讯号电路，电性耦接于所述移位元暂存电路的所述低预设电位、所述第六开关及所述第七开关；其中所述的移位元暂存电路设置于该第一基板或该第二基板上。
在本申请的一实施例中，更包括一子下拉电路包括：一第八开关，其中，所述第八开关的一控制端电性耦接所述第六节点，所述第八开关的一第一端电性耦接所述输出脉冲讯号，所述第八开关的一第二端电性耦接所述低预设电位。
在本申请的一实施例中，更包括一第九开关，其中，所述第九开关的一控制端电性耦接所述第六节点，所述第九开关的一第一端电性耦接所述第一节点，所述第九开关的一第二端电性耦接所述低预设电位。
在本申请的一实施例中，更包括一子下拉电路控制器包括：一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点及一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点。
在本申请的一实施例中，更包括一第十开关，其中，所述第十开关的一控制端电性耦接一第七节点，所述第十开关的一第一端电性耦接所述第六节点，所述第十开关的一第二端电性耦接所述低预设电位。
在本申请的一实施例中，更包括一第十一开关，其中，所述第十一开关的一控制端电性耦接所述第七节点，所述第十一开关的一第一端电性耦接所述第五节点，所述第十一开关的一第二端电性耦接所述低预设电位。
在本申请的一实施例中，更包括一第十二开关，其中，所述第十二开关的一控制端电性耦接一第八节点，所述第十二开关的一第一端电性耦接所述第六节点，所述第十二开关的一第二端电性耦接所述低预设电位及一第十三开关，其中，所述第十三开关的一控制端电性耦接所述第八节点，所述第十三开关的一第一端电性耦接所述第五节点，所述第十三开关的一第二端电性耦接所述低预设电位。
在本申请的一实施例中，所述高频讯号电路更包括一第十四开关，其中，所述第十四开关的一控制端电性耦接一频率讯号，所述第十四开关的一第一端电性耦接所述频率讯号，所述第十四开关的一第二端电性耦接所述第四节点。
本申请通过利用高频讯号组合也可达到低频稳压的效果。
附图说明
图1a为范例性的液晶显示器示意图。
图1b为本申请一实施例的液晶显示器示意图。
图1c为范例性的汤普森电路示意图。
图1d为范例性的提升点及脉冲讯号输出波形示意图。
图2为范例性的移位暂存电路示意图。
图3a为范例性的具有高频稳压电路的移位暂存电路示意图。
图3b为范例性的具有高频稳压电路的波形示意图。
图3c为范例性的具有低频稳压电路的移位暂存电路示意图。
图3d为范例性的具有低频稳压电路的波形示意图。
图4a为本申请一实施例的具有高频讯号组合电路的移位暂存电路示意图。
图4b为本申请一实施例的具有高频讯号组合电路的波形示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是 本申请不限于此。
在附图中，为了清晰起见，夸大了层、膜、面板、区域等的厚度。在附图中，为了理解和便于描述，夸大了一些层和区域的厚度。将理解的是，当例如层、膜、区域或基底的组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体的实施例，对依据本申请提出的一种移位暂存电路及其应用的显示面板，其具体实施方式、结构、特征及其功效，详细说明如后。
本申请的显示面板可包括一LCD(Liquid Crystal Display)面板包括：开关阵列(thin film transistor，TFT)基板、彩色滤光层(color filter，CF)基板与形成于两基板之间的液晶层或为一OLED(Organic Light-Emitting Diode)面板或一QLED(Quantum Dots Light-Emitting Diode)面板。
在一实施例中，本申请的液晶面板可为曲面型显示面板。
在一实施例中，本申请的主动阵列(TFT)及彩色滤光层(CF)可形成于同一基板上。
图1a为范例性的液晶显示器示意图，请参考图1a，一种范例性液晶显示器10，包括一彩色滤光片基板100、一阵列基板110及一驱动芯片103，用以驱动电路。
图1b为本申请一实施例的液晶显示器示意图，请参考图1b，在本申请的一实施例中，一种具有栅极阵列驱动的液晶显示器11，包括一彩色滤光片基板100、一阵列基板110及一栅极阵列驱动105，用以将栅极驱动电路制作在阵列基板110上。
图1c为范例性的汤普森电路示意图。请参考图1c，一种汤普森电路12，包括一输入脉冲讯号电路120及一频率讯号电路130，所述输入脉冲讯号电路120用以提供预充电源给所述汤普森电路12，而在所述频率讯号电路130提供一频率讯号耦合时，使得提升点达到高电压准电位。
图1d为范例性的提升点及脉冲讯号输出波形示意图。请参考图1c及图1d，由于频率讯号(CK)是一个周期性讯号，会一直耦合提升点(Coupling Boost point)的波形120，导致脉冲输出讯号(G output)在非栅极(Gate line)打开时间误动作的波形125，进而导致画面异常。
图2为范例性的移位暂存电路示意图。请参考图2，一种移位暂存电路13，包括多级移位寄存器，每一移位寄存器包括：一第一开关T10，所述第一开关T10的一控制端101a电性耦接一控制讯号ST，所述第一开关T10的一第一端101b电性耦接所述控制讯号ST，所述第一开关T10的一第二端101c电性耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电 性耦接所述第一节点P1(n)，所述第二开关T20的一第一端201b电性耦接一频率讯号CK，所述第二开关T20的一第二端201c电性耦接一输出脉冲讯号G(n)；一第三开关T30，所述第三开关T30的一控制端301a电性耦接一第二节点P2(n)，所述第三开关T30的一第一端301b电性耦接所述输出脉冲讯号G(n)，所述第三开关T30的一第二端301c电性耦接一低预设电位Vss；一第四开关T40，所述第四开关T40的一控制端401a电性耦接所述第二节点P2(n)，所述第四开关T40的一第一端401b电性耦接所述第一节点P1(n)，所述第四开关T40的一第二端401c电性耦接所述低预设电位Vss；一子下拉电路210，电性耦接于所述移位暂存电路13的所述第一节点P1(n)、所述输出脉冲讯号G(n)及一低预设电位Vss；以及一子下拉电路控制器220，电性耦接于所述移位暂存电路13的所述低预设电位Vss及所述子下拉电路210。
图3a为范例性的具有高频稳压电路的移位暂存电路示意图及图3b为范例性的具有高频稳压电路的波形示意图。请参考图3a及图3b，一种移位暂存电路14，包括多级移位寄存器，每一移位寄存器包括：一第一开关T10，所述第一开关T10的一控制端101a电性耦接一控制讯号F(n-2)，所述第一开关T10的一第一端101b电性耦接所述控制讯号F(n-2)，所述第一开关T10的一第二端101c电性耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电性耦接所述第一节点P1(n)，所述第二开关T20的一第一端201b电性耦接一频率讯号HCK，所述第二开关T20的一第二端201c电性耦接一输出脉冲讯号G(n)；一第三开关T30，所述第三开关T30的一控制端301a电性耦接一第二节点P2(n)，所述第三开关T30的一第一端301b电性耦接所述输出脉冲讯号G(n)，所述第三开关T30的一第二端301c电性耦接一低预设电位Vss；一第四开关T40，所述第四开关T40的一控制端401a电性耦接所述第二节点P2(n)，所述第四开关T40的一第一端401b电性耦接所述第一节点P1(n)，所述第四开关T40的一第二端401c电性耦接所述低预设电位Vss；一第五开关T50，所述第五开关T50的一控制端501a电性耦接所述第一节点P1(n)，所述第五开关T50的一第一端501b电性耦接一频率讯号HCK，所述第五开关T50的一第二端501c电性耦接一第三节点P3(n)；一第八开关T80，所述第八开关T80的一控制端801a电性耦接所述第六节点P6(n)，所述第八开关T80的一第一端801b电性耦接所述输出脉冲讯号G(n)，所述第八开关T80的一第二端801c电性耦接所述低预设电位Vss；一第九开关T90，所述第九开关T90的一控制端901a电性耦接所述第六节点P6(n)，所述第九开关T90的一第一端901b电性耦接所述第一节点P1(n)，所述第九开关T90的一第二端901c电性耦接所述低预设电位Vss；以及一第十开关T11，所述第十开关T11的一控制端111a电性耦接一第七节点P7(n)，所述第十开关T11的一第一端111b电性耦接所述第六节点P6(n)，所述第十开关T11的一第二端111c电性耦接所述低预设电位Vss。其中电路中的高频稳压是利用电容，因此高频稳压比低频稳压少两个低频讯号。
图3c为范例性的具有低频稳压电路的移位暂存电路示意图及图3d为范例性的具有低频稳压电路的波形示意图。请参考图3c及图3d，一种移位暂存电路15，包括多级移位寄存器，每一移位寄存器包括：一第一开关T10，所述第一开关T10的一控制端101a电性耦接一控制讯号F(n-2)，所述第一开关T10的一第一端101b电性耦接所述控制讯号F(n-2)，所述第一开关T10的一第二端101c电性耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电性耦接所述第一节点P1(n)，所述第二开关T20的一第一端201b电性耦接一频率讯号HCK，所述第二开关T20的一第二端201c电性耦接一输出脉冲讯号G(n)；一第三开关T30，所述第三开关T30的一控制端301a电性耦接一第二节点P2(n)，所述第三开关T30的一第一端301b电性耦接所述输出脉冲讯号G(n)，所述第三开关T30的一第二端301c电性耦接一低预设电位Vss；一第四开关T40，所述第四开关T40的一控制端401a电性耦接所述第二节点P2(n)，所述第四开关T40的一第一端401b电性耦接所述第一节点P1(n)，所述第四开关T40的一第二端401c电性耦接所述低预设电位Vss；一第五开关T50，所述第五开关T50的一控制端501a电性耦接所述第一节点P1(n)，所述第五开关T50的一第一端501b电性耦接一频率讯号HCK，所述第五开关T50的一第二端501c电性耦接一第三节点P3(n)；一第六开关T60，所述第六开关T60的一控制端601a电性耦接一低频讯号LCK，所述第六开关T60的一第一端601b电性耦接所述低频讯号LCK，所述第六开关T60的一第二端601c电性耦接一第五节点P5(n)；一第七开关T70，所述第七开关T70的一控制端701a电性耦接所述第五节点P5(n)，所述第七开关T70的一第一端701b电性耦接所述低频讯号LCK，所述第七开关T70的一第二端701c电性耦接一第六节点P6(n)；一第八开关T80，所述第八开关T80的一控制端801a电性耦接所述第六节点P6(n)，所述第八开关T80的一第一端801b电性耦接所述输出脉冲讯号G(n)，所述第八开关T80的一第二端801c电性耦接所述低预设电位Vss；一第九开关T90，所述第九开关T90的一控制端901a电性耦接所述第六节点P6(n)，所述第九开关T90的一第一端901b电性耦接所述第一节点P1(n)，所述第九开关T90的一第二端901c电性耦接所述低预设电位Vss；一第十开关T11，所述第十开关T11的一控制端111a电性耦接一第七节点P7(n)，所述第十开关T11的一第一端111b电性耦接所述第六节点P6(n)，所述第十开关T11的一第二端111c电性耦接所述低预设电位Vss；一第十一开关T12，所述第十一开关T12的一控制端121a电性耦接所述第七节点P7(n)，所述第十一开关T12的一第一端121b电性耦接所述第五节点P5(n)，所述第十一开关T12的一第二端121c电性耦接所述低预设电位Vss；一第十二开关T13，所述第十二开关T13的一控制端131a电性耦接一第八节点P8(n)，所述第十二开关T13的一第一端131b电性耦接所述第六节点P6(n)，所述第十二开关T13的一第二端131c电性耦接所述低预设电位Vss；以及一第十三开关T14，所述第十三开关T14的一控制端141a电性耦接所述第八节点P8(n)，所述第十三 开关T14的一第一端141b电性耦接所述第五节点P5(n)，所述第十三开关T14的一第二端141c电性耦接所述低预设电位Vss。其中电路以低频稳压效果比高频好，但是要多两个低频讯号。
图4a为本申请一实施例的具有高频讯号组合电路的移位暂存电路示意图及图4b为本申请一实施例的具有高频讯号组合电路的波形示意图。请参考图4a及图4b，在本申请的一实施例中，一种移位暂存电路20，包括多级移位寄存器，每一移位寄存器包括：一第一开关T10，所述第一开关T10的一控制端101a电性耦接一控制讯号F(n-2)，所述第一开关T10的一第一端101b电性耦接所述控制讯号F(n-2)，所述第一开关T10的一第二端101c电性耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电性耦接所述第一节点P1(n)，所述第二开关T20的一第一端201b电性耦接一频率讯号HCK，所述第二开关T20的一第二端201c电性耦接一输出脉冲讯号G(n)；一第三开关T30，所述第三开关T30的一控制端301a电性耦接一第二节点P2(n)，所述第三开关T30的一第一端301b电性耦接所述输出脉冲讯号G(n)，所述第三开关T30的一第二端301c电性耦接一低预设电位Vss；一第四开关T40，所述第四开关T40的一控制端401a电性耦接所述第二节点P2(n)，所述第四开关T40的一第一端401b电性耦接所述第一节点P1(n)，所述第四开关T40的一第二端401c电性耦接所述低预设电位Vss；一第五开关T50，所述第五开关T50的一控制端501a电性耦接所述第一节点P1(n)，所述第五开关T50的一第一端501b电性耦接一频率讯号HCK，所述第五开关T50的一第二端501c电性耦接一第三节点P3(n)；一第六开关T60，所述第六开关T60的一控制端601a电性耦接一第四节点P4(n)，所述第六开关T60的一第一端601b电性耦接所述第四节点P4(n)，所述第六开关T60的一第二端601c电性耦接一第五节点P5(n)；一第七开关T70，所述第七开关T70的一控制端701a电性耦接所述第五节点P5(n)，所述第七开关T70的一第一端701b电性耦接所述第四节点P4(n)，所述第七开关T70的一第二端701c电性耦接一第六节点P6(n)；一第八开关T80，所述第八开关T80的一控制端801a电性耦接所述第六节点P6(n)，所述第八开关T80的一第一端801b电性耦接所述输出脉冲讯号G(n)，所述第八开关T80的一第二端801c电性耦接所述低预设电位Vss；一第九开关T90，所述第九开关T90的一控制端901a电性耦接所述第六节点P6(n)，所述第九开关T90的一第一端901b电性耦接所述第一节点P1(n)，所述第九开关T90的一第二端901c电性耦接所述低预设电位Vss；一第十开关T11，所述第十开关T11的一控制端111a电性耦接一第七节点P7(n)，所述第十开关T11的一第一端111b电性耦接所述第六节点P6(n)，所述第十开关T11的一第二端111c电性耦接所述低预设电位Vss；一第十一开关T12，所述第十一开关T12的一控制端121a电性耦接所述第七节点P7(n)，所述第十一开关T12的一第一端121b电性耦接所述第五节点P5(n)，所述第十一开关T12的一第二端121c电性耦接所述低预设电位Vss；一第十二开关T13，所述第十二开关T13的一控制端131a电性耦接 一第八节点P8(n)，所述第十二开关T13的一第一端131b电性耦接所述第六节点P6(n)，所述第十二开关T13的一第二端131c电性耦接所述低预设电位Vss；一第十三开关T14，所述第十三开关T14的一控制端141a电性耦接所述第八节点P8(n)，所述第十三开关T14的一第一端141b电性耦接所述第五节点P5(n)，所述第十三开关T14的一第二端141c电性耦接所述低预设电位Vss；以及一高频讯号电路400，电性耦接于所述移位暂存电路20的所述低预设电位Vss、所述第六开关T60及所述第七开关T70。
请参考图4a及图4b，在本申请的一实施例中，一种移位暂存电路20，包括多级移位寄存器，每一移位寄存器包括：一第一开关T10，所述第一开关T10的一控制端101a电性耦接一控制讯号F(n-2)，所述第一开关T10的一第一端101b电性耦接所述控制讯号F(n-2)，所述第一开关T10的一第二端101c电性耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电性耦接所述第一节点P1(n)，所述第二开关T20的一第一端201b电性耦接一频率讯号HCK，所述第二开关T20的一第二端201c电性耦接一输出脉冲讯号G(n)；一第三开关T30，所述第三开关T30的一控制端301a电性耦接一第二节点P2(n)，所述第三开关T30的一第一端301b电性耦接所述输出脉冲讯号G(n)，所述第三开关T30的一第二端301c电性耦接一低预设电位Vss；一第四开关T40，所述第四开关T40的一控制端401a电性耦接所述第二节点P2(n)，所述第四开关T40的一第一端401b电性耦接所述第一节点P1(n)，所述第四开关T40的一第二端401c电性耦接所述低预设电位Vss；一第五开关T50，所述第五开关T50的一控制端501a电性耦接所述第一节点P1(n)，所述第五开关T50的一第一端501b电性耦接一频率讯号HCK，所述第五开关T50的一第二端501c电性耦接一第三节点P3(n)；一第六开关T60，所述第六开关T60的一控制端601a电性耦接一第四节点P4(n)，所述第六开关T60的一第一端601b电性耦接所述第四节点P4(n)，所述第六开关T60的一第二端601c电性耦接一第五节点P5(n)；一第七开关T70，所述第七开关T70的一控制端701a电性耦接所述第五节点P5(n)，所述第七开关T70的一第一端701b电性耦接所述第四节点P4(n)，所述第七开关T70的一第二端701c电性耦接一第六节点P6(n)；一第八开关T80，所述第八开关T80的一控制端801a电性耦接所述第六节点P6(n)，所述第八开关T80的一第一端801b电性耦接所述输出脉冲讯号G(n)，所述第八开关T80的一第二端801c电性耦接所述低预设电位Vss；一第九开关T90，所述第九开关T90的一控制端901a电性耦接所述第六节点P6(n)，所述第九开关T90的一第一端901b电性耦接所述第一节点P1(n)，所述第九开关T90的一第二端901c电性耦接所述低预设电位Vss；一第十开关T11，所述第十开关T11的一控制端111a电性耦接一第七节点P7(n)，所述第十开关T11的一第一端111b电性耦接所述第六节点P6(n)，所述第十开关T11的一第二端111c电性耦接所述低预设电位Vss；一第十一开关T12，所述第十一开关T12的一控制端121a电 性耦接所述第七节点P7(n)，所述第十一开关T12的一第一端121b电性耦接所述第五节点P5(n)，所述第十一开关T12的一第二端121c电性耦接所述低预设电位Vss；一第十二开关T13，所述第十二开关T13的一控制端131a电性耦接一第八节点P8(n)，所述第十二开关T13的一第一端131b电性耦接所述第六节点P6(n)，所述第十二开关T13的一第二端131c电性耦接所述低预设电位Vss；一第十三开关T14，所述第十三开关T14的一控制端141a电性耦接所述第八节点P8(n)，所述第十三开关T14的一第一端141b电性耦接所述第五节点P5(n)，所述第十三开关T14的一第二端141c电性耦接所述低预设电位Vss；以及一高频讯号电路400，电性耦接于所述移位暂存电路20的所述低预设电位Vss、所述第六开关T60及所述第七开关T70；其中所述高频讯号电路400更包括一第十四开关T15，所述第十四开关T15的一控制端151a电性耦接一频率讯号HCK(n-2)，所述第十四开关T15的一第一端151b电性耦接所述频率讯号HCK(n-2)，所述第十四开关T15的一第二端151c电性耦接所述第四节点P4(n)、一第十五开关T16，所述第十五开关T16的一控制端161a电性耦接一频率讯号HCK(n)，所述第十五开关T16的一第一端161b电性耦接所述频率讯号HCK(n)，所述第十五开关T16的一第二端161c电性耦接所述第四节点P4(n)及一第十六开关T17，所述第十六开关T17的一控制端171a电性耦接一频率讯号HCK(n+2)，所述第十六开关T17的一第一端171b电性耦接所述第四节点P4(n)，所述第十六开关T17的一第二端171c电性耦接所述低预设电位Vss。
请参考图4a，在本申请的一实施例中，更包括一子下拉电路210包括：一第八开关T80，所述第八开关T80的一控制端801a电性耦接所述第六节点P6(n)，所述第八开关T80的一第一端801b电性耦接所述输出脉冲讯号G(n)，所述第八开关T80的一第二端801c电性耦接所述低预设电位Vss；以及一第九开关T90，所述第九开关T90的一控制端901a电性耦接所述第六节点P6(n)，所述第九开关T90的一第一端901b电性耦接所述第一节点P1(n)，所述第九开关T90的一第二端901c电性耦接所述低预设电位Vss。
请参考图4a，在本申请的一实施例中，更包括一子下拉电路控制器220包括：一第六开关T60，所述第六开关T60的一控制端601a电性耦接一第四节点P4(n)，所述第六开关T60的一第一端601b电性耦接所述第四节点P4(n)，所述第六开关T60的一第二端601c电性耦接一第五节点P5(n)；一第七开关T70，所述第七开关T70的一控制端701a电性耦接所述第五节点P5(n)，所述第七开关T70的一第一端701b电性耦接所述第四节点P4(n)，所述第七开关T70的一第二端701c电性耦接一第六节点P6(n)；一第十开关T11，所述第十开关T11的一控制端111a电性耦接一第七节点P7(n)，所述第十开关T11的一第一端111b电性耦接所述第六节点P6(n)，所述第十开关T11的一第二端111c电性耦接所述低预设电位Vss；一第十一开关T12，所述第十一开关T12的一控制端121a电性耦接所述第七节点P7(n)，所述第十一开关T12的一第一端121b电性耦接所述第五节点P5(n)， 所述第十一开关T12的一第二端121c电性耦接所述低预设电位Vss；一第十二开关T13，所述第十二开关T13的一控制端131a电性耦接一第八节点P8(n)，所述第十二开关T13的一第一端131b电性耦接所述第六节点P6(n)，所述第十二开关T13的一第二端131c电性耦接所述低预设电位Vss；以及一第十三开关T14，所述第十三开关T14的一控制端141a电性耦接所述第八节点P8(n)，所述第十三开关T14的一第一端141b电性耦接所述第五节点P5(n)，所述第十三开关T14的一第二端141c电性耦接所述低预设电位Vss。
请参考图4a，在本申请的一实施例中，一种显示面板，包括：第一基板(图未示)；以及第二基板(图未示)，与该第一基板相对设置；还包括所述移位元暂存电路20；其中所述的移位元暂存电路20设置于该第一基板或该第二基板上。
本申请通过利用高频讯号组合也可达到低频稳压的效果。
“在一些实施例中”及“在各种实施例中”等用语被重复地使用。所述用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的实施例，并非对本申请作任何形式上的限制，虽然本申请已以具体的实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (20)

  1. 一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：
    一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；
    一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；
    一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；
    一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；
    一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；
    一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；
    一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及
    一高频讯号电路，电性耦接于所述移位暂存电路的所述低预设电位、所述第六开关及所述第七开关。
  2. 如权利要求1所述的移位暂存电路，更包括一子下拉电路,所述子下拉电路包括：一第八开关，其中，所述第八开关的一控制端电性耦接所述第六节点，所述第八开关的一第一端电性耦接所述输出脉冲讯号，所述第八开关的一第二端电性耦接所述低预设电位。
  3. 如权利要求2所述的移位暂存电路，更包括一第九开关，其中，所述第九开关的一控制端电性耦接所述第六节点，所述第九开关的一第一端电性耦接所述第一节点，所述第九开关的一第二端电性耦接所述低预设电位。
  4. 如权利要求1所述的移位暂存电路，更包括一子下拉电路控制器,所述子下拉电路控制器包括：一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点及一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点。
  5. 如权利要求4所述的移位暂存电路，更包括一第十开关，其中，所述第十开关的一控制端电性 耦接一第七节点，所述第十开关的一第一端电性耦接所述第六节点，所述第十开关的一第二端电性耦接所述低预设电位。
  6. 如权利要求4所述的移位暂存电路，更包括一第十一开关，其中，所述第十一开关的一控制端电性耦接所述第七节点，所述第十一开关的一第一端电性耦接所述第五节点，所述第十一开关的一第二端电性耦接所述低预设电位。
  7. 如权利要求4所述的移位暂存电路，更包括一第十二开关，其中，所述第十二开关的一控制端电性耦接一第八节点，所述第十二开关的一第一端电性耦接所述第六节点，所述第十二开关的一第二端电性耦接所述低预设电位及一第十三开关，其中，所述第十三开关的一控制端电性耦接所述第八节点，所述第十三开关的一第一端电性耦接所述第五节点，所述第十三开关的一第二端电性耦接所述低预设电位。
  8. 如权利要求1所述的移位暂存电路，所述高频讯号电路更包括一第十四开关，其中，所述第十四开关的一控制端电性耦接一频率讯号，所述第十四开关的一第一端电性耦接所述频率讯号，所述第十四开关的一第二端电性耦接所述第四节点。
  9. 如权利要求1所述的移位暂存电路，所述高频讯号电路更包括一第十五开关，其中，所述第十五开关的一控制端电性耦接一频率讯号，所述第十五开关的一第一端电性耦接所述频率讯号，所述第十五开关的一第二端电性耦接所述第四节点。
  10. 如权利要求1所述的移位暂存电路，所述高频讯号电路更包括一第十六开关，其中，所述第十六开关的一控制端电性耦接一频率讯号，所述第十六开关的一第一端电性耦接所述第四节点，所述第十六开关的一第二端电性耦接所述低预设电位。
  11. 一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：
    一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；
    一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；
    一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；
    一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；
    一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；
    一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；
    一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及
    一高频讯号电路，电性耦接于所述移位暂存电路的所述低预设电位、所述第六开关及所述第七开关；其中所述高频讯号电路更包括一第十四开关，其中，所述第十四开关的一控制端电性耦接一频率讯号，所述第十四开关的一第一端电性耦接所述频率讯号，所述第十四开关的一第二端电性耦接所述第四节点、一第十五开关，其中，所述第十五开关的一控制端电性耦接一频率讯号，所述第十五开关的一第一端电性耦接所述频率讯号，所述第十五开关的一第二端电性耦接所述第四节点及一第十六开关，其中，所述第十六开关的一控制端电性耦接一频率讯号，所述第十六开关的一第一端电性耦接所述第四节点，所述第十六开关的一第二端电性耦接所述低预设电位。
  12. 一种显示面板，包括：
    第一基板；以及
    第二基板，与该第一基板相对设置；
    其中：还包括一种移位暂存电路，包括多级移位寄存器，每一移位寄存器包括：
    一第一开关，其中，所述第一开关的一控制端电性耦接一控制讯号，所述第一开关的一第一端电性耦接所述控制讯号，所述第一开关的一第二端电性耦接一第一节点；
    一第二开关，其中，所述第二开关的一控制端电性耦接所述第一节点，所述第二开关的一第一端电性耦接一频率讯号，所述第二开关的一第二端电性耦接一输出脉冲讯号；
    一第三开关，其中，所述第三开关的一控制端电性耦接一第二节点，所述第三开关的一第一端电性耦接所述输出脉冲讯号，所述第三开关的一第二端电性耦接一低预设电位；
    一第四开关，其中，所述第四开关的一控制端电性耦接所述第二节点，所述第四开关的一第一端电性耦接所述第一节点，所述第四开关的一第二端电性耦接所述低预设电位；
    一第五开关，其中，所述第五开关的一控制端电性耦接所述第一节点，所述第五开关的一第一端电性耦接一频率讯号，所述第五开关的一第二端电性耦接一第三节点；
    一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点；
    一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点；以及
    一高频讯号电路，电性耦接于所述移位元暂存电路的所述低预设电位、所述第六开关及所述第七开关；其中所述的移位元暂存电路设置于该第一基板或该第二基板上。
  13. 如权利要求12所述的显示面板，更包括一子下拉电路包括：一第八开关，其中，所述第八开关的一控制端电性耦接所述第六节点，所述第八开关的一第一端电性耦接所述输出脉冲讯号，所述第八开关的一第二端电性耦接所述低预设电位。
  14. 如权利要求13所述的显示面板，更包括一第九开关，其中，所述第九开关的一控制端电性耦接所述第六节点，所述第九开关的一第一端电性耦接所述第一节点，所述第九开关的一第二端电性耦接所述低预设电位。
  15. 如权利要求12所述的显示面板，更包括一子下拉电路控制器包括：一第六开关，其中，所述第六开关的一控制端电性耦接一第四节点，所述第六开关的一第一端电性耦接所述第四节点，所述第六开关的一第二端电性耦接一第五节点及一第七开关，其中，所述第七开关的一控制端电性耦接所述第五节点，所述第七开关的一第一端电性耦接所述第四节点，所述第七开关的一第二端电性耦接一第六节点。
  16. 如权利要求15所述的显示面板，更包括一第十开关，其中，所述第十开关的一控制端电性耦接一第七节点，所述第十开关的一第一端电性耦接所述第六节点，所述第十开关的一第二端电性耦接所述低预设电位。
  17. 如权利要求15所述的显示面板，更包括一第十一开关，其中，所述第十一开关的一控制端电性耦接所述第七节点，所述第十一开关的一第一端电性耦接所述第五节点，所述第十一开关的一第二端电性耦接所述低预设电位。
  18. 如权利要求15所述的显示面板，更包括一第十二开关，其中，所述第十二开关的一控制端电性耦接一第八节点，所述第十二开关的一第一端电性耦接所述第六节点，所述第十二开关的一第二端电性耦接所述低预设电位及一第十三开关，其中，所述第十三开关的一控制端电性耦接所述第八节点，所述第十三开关的一第一端电性耦接所述第五节点，所述第十三开关的一第二端电性耦接所述低预设电位。
  19. 如权利要求12所述的显示面板，所述高频讯号电路更包括一第十四开关，其中，所述第十四开关的一控制端电性耦接一频率讯号，所述第十四开关的一第一端电性耦接所述频率讯号，所述第十四开关的一第二端电性耦接所述第四节点。
  20. 如权利要求12所述的显示面板，所述高频讯号电路更包括一第十五开关，其中，所述第十五开关的一控制端电性耦接一频率讯号，所述第十五开关的一第一端电性耦接所述频率讯号，所述第十五开关的一第二端电性耦接所述第四节点。
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