WO2021193371A1

WO2021193371A1 - 駆動回路、表示装置及び駆動方法

Info

Publication number: WO2021193371A1
Application number: PCT/JP2021/011198
Authority: WO
Inventors: 光一橋柿
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2020-03-27
Filing date: 2021-03-18
Publication date: 2021-09-30
Also published as: JPWO2021193371A1; US20230095998A1; CN115335892A; US11763750B2; US20230377521A1

Abstract

本願発明は、消費電力を低減する駆動回路、表示装置及び駆動方法を提供する。　本願発明の駆動回路は、映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージする設定回路と、前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路とを備える。

Description

駆動回路、表示装置及び駆動方法

　本開示は、駆動回路、表示装置及び駆動方法に関する。

　有機ＥＬ等のマイクロディスプレイに代表される表示装置は、複数の画素により画像表示を行う画素アレイと、映像信号を画素アレイの各画素に書き込む水平駆動回路と、映像信号を書き込む映像信号線を選択する垂直駆動回路と、水平駆動回路を制御する水平ロジック回路と、垂直駆動回路を制御する垂直ロジック回路とを備える。表示装置は、さらに表示装置への入力信号をロジックレベルの出力信号に変換するインタフェース、インタフェースにより変換された出力信号に基づき垂直駆動回路及び水平駆動回路の動作タイミングの制御等を行うコントローラを備える。

　下記特許文献１には、定電流ＰＷＭ駆動により画質を向上させる画素の駆動例が開示されている。同文献に開示された技術においては、まず、画素におけるスイッチング制御トランジスタのゲートに、入力信号電圧に応じた電圧を保持し、その後、有機ＥＬのドライバトランジスタのゲートにバイアス電圧を保持する。その後、ノードに容量を介してランプ（ＲＡＭＰ）波を印加する。ランプ波の印加に応じて、ノードの電圧が上昇し、ノードの電圧がスイッチング制御トランジスタの閾値電圧に到達するまでの間、定電流を有機ＥＬ発光素子に印加する回路である。画素は、有機ＥＬ発光素子のＰＷＭ制御のためにＲＡＭＰ波を必要とするために、消費電力増大、横シェーディング、横クロストーク悪化の課題がある。

特開２０１３－７６８１２号公報

　本開示は、消費電力を低減する駆動回路、表示装置及び駆動方法を提供する。

　本開示の駆動回路は、
　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージする設定回路と、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、を備える。

　前記設定回路は、
　前記映像信号線を前記第１電圧に接続する第１スイッチを備え、
　前記調整回路は、
　第２トランジスタである電流源と、
　前記映像信号線と前記電流源との間を接続する第２スイッチと、
　を備えてもよい。

　前記駆動回路は、
　前記第２電圧に接続される第１端子と、前記映像信号線に接続される第２端子とを有し、前記第２電圧と前記映像信号線の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　を備えてもよい。

　前記検出回路は、前記第２電圧と前記映像信号線の電圧との差分に応じた電流を生成する増幅器を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含んでもよい。

　前記駆動回路は、前記第１端子と前記第２端子との間を接続する第３スイッチを備え、　前記調整回路は、前記増幅器の動作前に、前記第３スイッチを一定期間オンにする。

　前記検出回路は、前記映像信号線の電圧が前記第２電圧になるタイミングを検出する比較器と、前記タイミングと前記第２電圧に応じたタイミングとの差を検出する位相比較器と、
　前記差に応じた電流を生成するチャージポンプと、を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含んでもよい。

　前記検出回路は、前記第２電圧と前記映像信号線の電圧との前記差分をデジタル信号に変換する変換回路を含み、
　前記保持回路は、前記デジタル信号に応じた電圧を前記制御端子に供給するデジタルアナログ変換器を含んでもよい。

　前記第１電圧は、最大階調又は最小階調に対応する電圧でもよい。

　前記第２電圧は、前記第１トランジスタを含む画素回路に表示させる階調に対応する電圧でもよい。

　前記第２電圧は、前記第１トランジスタを含む画素回路における発光素子の駆動用の第２トランジスタの閾値電圧を補正するオフセット電圧でもよい。

　前記駆動回路は、前記第１トランジスタをオンし、前記オフセット電圧に設定された前記映像信号線の電圧を、前記画素回路内のノードに供給する走査回路を備え、
　前記設定回路は、前記画素回路に前記オフセット電圧が供給された後、前記映像信号線を前記第１電圧にプリチャージし、
　前記調整回路は、前記第１電圧にプリチャージされた前記映像信号線を、階調に対応する電圧に応じた時間の間、充電又は放電することにより、前記映像信号線を、前記階調に対応する電圧に調整し、
　前記走査回路は、前記第１トランジスタをオンすることにより、前記映像信号線の電圧を前記画素回路内のノードに供給してもよい。

　前記駆動回路は、前記設定回路及び前記調整回路を含む複数のサブ駆動回路と、
　基準電流を生成する電流生成回路と、を備え、
　前記複数のサブ駆動回路は、複数の前記映像信号線に接続され、
　前記複数のサブ駆動回路の前記調整回路は、基準電流をサンプリングする第３トランジスタを備え、
　前記複数のサブ駆動回路の前記調整回路は、前記第３トランジスタによりサンプリングされた電流により、前記設定回路によりプリチャージされた前記映像信号線を充電又は放電してもよい。

　前記電流生成回路は、
　第３電圧に接続される第１容量と、
　第４トランジスタである電流源と、
　前記第１容量と前記電流源との間を接続する第４スイッチと、
　前記第１容量の両端を接続する第５スイッチと
　第４電圧に接続される第１端子と、前記第４スイッチに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　前記複数のサブ駆動回路の前記第３トランジスタをダイオード接続する第６スイッチと、
　前記複数のサブ駆動回路の前記ダイオード接続された前記第３トランジスタと、前記電流源と接続する第７スイッチと
　を備えてもよい。

　前記第４スイッチと前記第５スイッチをオンして前記第１容量をプリチャージし、
　前記第５スイッチをオフにして、前記第１容量を放電して前記基準電流を生成し、
　前記第４スイッチをオフにし、前記検出回路を一定期間動作させ、
　前記第６スイッチ及び前記第７スイッチをオンにして、前記基準電流を前記サブ駆動回路にサンプリングしてもよい。

　前記第１トランジスタがオフである期間に、前記設定回路は前記映像信号線を前記第１電圧にプリチャージし、前記調整回路は前記映像信号線を前記第２電圧に調整してもよい。

　前記第１トランジスタがオフである期間は、前記第１トランジスタを含む画素回路が非発光の期間であるブランキング期間でもよい。

　本開示の表示装置は、映像信号を供給する映像信号線と、
　前記映像信号線に接続され、映像信号線の電圧をサンプリングする第１トランジスタを含む画素回路と、
　前記映像信号線を第１電圧にプリチャージする設定回路と、前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、を含む駆動回路と、
　前記第１トランジスタのオン及びオフを制御する走査回路と、
　を備える。

　本開示の駆動方法は、
　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージし、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する。

本開示の第１実施形態に係る表示装置において水平駆動回路と画素アレイとの構成例を概略的に示す図。水平駆動回路における駆動回路と、画素とを示した図。画素及びその周辺回路の構成を示すブロック図図２の駆動回路のタイミングチャートを示す図。出力電流源がＰＭＯＳトランジスタの場合の駆動回路の例を示す図。図５の駆動回路のタイミングチャート。駆動回路の他の構成例を示すブロック図。図７の駆動回路のタイミングチャート。具体例１に係る駆動回路の構成例を示す図。図７におけるＯＴＡの回路構成例を示す図。Ｎチャネル駆動の場合のＯＴＡの回路構成例を示す図。具体例２に係る駆動回路の構成例を示す図。具体例３に係る駆動回路の構成例を示す図。第２実施形態に係る画素及びその周辺回路を示すブロック図。第２実施形態に係る駆動回路のタイミングチャート。第３実施形態に係る駆動回路のブロック図。電流生成回路及びサブ駆動回路の構成例を示す図。図１７の駆動回路のタイミングチャート。アクティブマトリクス型の表示装置における水平駆動回路としてボルテージフォロワ駆動方式の構成を概略的に示す。ＲＡＭＰＤＡＣ方式を用いた水平ロジック回路及び水平駆動回路の構成を概略的に示す図。

　以下、図面を参照して、本開示の実施形態について説明する。本開示において示される１以上の実施形態において、各実施形態が含む要素を互いに組み合わせることができ、かつ、当該組み合わせられた結果物も本開示が示す実施形態の一部をなす。

　まず、本開示の実施形態の技術的背景について説明する。

　図１９は、アクティブマトリクス型の表示装置における水平駆動回路としてボルテージフォロワ駆動方式の構成を概略的に示す。水平駆動回路１００２は、水平ロジック回路１００１から画素回路（以下、画素）に対するデータ信号を受信し、レベルシフタ（ＬＳ）１００３によってガンマ特性に応じた電圧に補正する。補正した電圧をＤＡＣ回路（Digital to Analog Converter）１００４でアナログ信号に変換する。アナログ信号を、所定のバイアス電圧が与えられたオペアンプ（バッファアンプ）１００５によってインピーダンス変換する。インピーダンス変換後の信号の電圧を、画素アレイ１００７において出力セレクタ（デマルチプレクサ）１００６によって選択した画素列の映像信号線（画素信号線）に印加する。選択された画素列のうち、信号を書き込む画素は、図示しない垂直駆動回路によって選択される。

　図１９のボルテージフォロワ方式では、水平駆動回路１００２は、複数の画素列に対応して一つの水平駆動回路（ＬＳ、ＤＡＣ、オペアンプ、出力セレクタ）を設け、出力セレクタ１００６を時分割制御することで消費電力及び回路面積の増加を抑制している。この方式はボルテージフォロワで電圧をバッファして画素を駆動するために、高精細化した場合の画質劣化が比較的起きにくい利点がある。しかし、高精細化するに従い、チャネル数（画素列数）が増加し、各画素列（チャネル）のボルテージフォロワのＤＣバイアス電力が増加する。

　図１９のボルテージフォロワ方式に対して、ＲＡＭＰＤＡＣ方式と呼ばれる方式を用いた映像信号の書き込み方式も知られている。

　図２０は，アクティブマトリクス型の表示装置においてＲＡＭＰＤＡＣ方式を用いた水平ロジック回路及び水平駆動回路の構成を概略的に示す。水平ロジック回路は、シフトレジスタ１１００、第１ラッチ回路１１０１、第２ラッチ回路１１０２を含む。水平駆動回路は、デジタルコンパレータ１１０３、同期カウンタ１１０４、ＰＷＭ生成回路１１０５、レベルシフタ１１０６、スイッチ回路１１０７、ランプ回路１１０８（アナログバッファ、ＲＡＭＰＤＡＣ）を含む。

　第１ラッチ回路１１０１におけるＮ＋１個のラッチは、シフトレジスタ１１００からＣＬＫ端子にクロックＬＡＴＣＫ［０］～ＬＡＴＣＫ［Ｎ］が入力されたタイミングで、各画素に対応するデータ信号（デジタルの階調データ）をサンプリングして、ラッチする。

　第２ラッチ回路１１０２に含まれるＮ＋１個のラッチは、第１ラッチ回路におけるＮ＋１個のラッチに保持されている信号を、共通のラインクロック（ＬＩＮＥＣＬＫ）がＣＬＫ端子に入力されたタイミングで読み出してラッチする。ラッチされたデータ信号は、デジタルコンパレータ１１０３におけるＮ＋１個のコンパレータに入力される。

　同期カウンタ１１０４は、ＬＩＮＥＣＬＫが第２ラッチ回路に入力されたタイミングでリセットされ、外部から与えられる階調クロックのカウントを開始する。同期カウンタ１１０４は、１水平走査期間中に発生させられる階調クロックを計数し、計数した値を各コンパレータに出力する。

　各ＰＷＭ生成回路１１０５は、各デジタルコンパレータ１１０３に対応して設けられている。各ＰＷＭ生成回路１１０５は、各コンパレータに入力されたデータ信号（階調値に対応）と各コンパレータに入力される計数値とが一致するまでの時間の間、所定レベルの電圧をＰＷＭ信号として出力する。したがって、各ＰＷＭ生成回路１１０５からは、対応するデータ信号が示す階調値に応じた長さの矩形波がＰＷＭ信号として出力される。

　各レベルシフタ１１０６は、各ＰＷＭ生成回路１１０５に対応し、ＰＷＭ生成回路１１０５から出力する矩形波（ＰＷＭ信号）の長さを、ガンマ特性に応じて調整し、調整したＰＷＭ信号を出力する。

　ランプ回路１１０８は、１水平走査期間内で初期電圧から電圧が一定の割合で変化する（上昇又は下降）する電圧の波であるランプ波を生成するＲＡＭＰＤＡＣと、ランプ波のバッファリングを行うアナログバッファを含む。ランプ回路１１０８は、アナログバッファを介して、各レベルシフタ１１０６の出力（あるいはＰＷＭ生成回路の出力）の開始タイミングに合わせて、ランプ波を出力する。

　スイッチ回路１１０７における各スイッチは各レベルシフタ１１０６に対応する。各スイッチは、各レベルシフタ１１０６から出力から上記ＰＷＭ信号（矩形波）が入力される間オンになり、オンの間、ランプ波を出力する。各スイッチは、ＰＷＭ信号が入力されなくなると、オフになり、ランプ波の出力を停止する。これによりＰＷＭ信号の長さに応じた電圧が、対応する階調値を表す電圧（階調電圧）として画素アレイ１１０９に出力される。画素アレイ１１０９は、各スイッチを介して当該階調電圧に応じた電流を用いて、対応する画素を駆動する。

　図２０のＲＡＭＰＤＡＣ方式は、図１９のボルテージフォロワ方式と比較して、必要とするアナログ回路が少ないため、低消費電力であり、かつ、小型化に適した構成である。しかしながら、全画素の負荷容量がアナログバッファの負荷となり、かつ、ランプ波のように過渡的に変化する波形を書き込む動作を行う。このため、画素への書き込み中に、画素負荷の容量とランプ波の傾きとに応じた電流が発生する。この電流はＲＡＭＰ波形の電圧の書き込み時の配線の抵抗に応じて、横シェーディング、横クロストーク、スイッチングノイズといった画質の問題の要因となる。この問題は、高解像度化した場合に特に顕著になる。

　本開示は、表示装置の高精細化に伴うDCバイアス電力の問題と、画質劣化の問題を解決する。

（第１実施形態）
　図１は、本開示の第１実施形態に係るアクティブマトリクス型の表示装置における水平駆動回路と画素アレイとを示すブロック図である。水平駆動回路は、シフトレジスタ１１００、第１ラッチ回路１１０１、第２ラッチ回路１１０２、同期カウンタ１１０４、デジタルコンパレータ１１０３、ＰＷＭ生成回路１１０５、レベルシフタ１１０６、電流駆動回路１０１を備えている。ブロック１１００～１１０６は図２０と同様の構成を用いている。電流駆動回路１０１は、各画素列に対応する駆動回路１０２を備えている。前述したように、ブロック１１００～１１０６の処理により、データ信号（階調）に応じた時間幅をもつ電圧（ＰＷＭ信号）が画素ごとに生成され、各画素列に対応する駆動回路１０２に供給される。各駆動回路１０２は、各画素列に対応する映像信号線（画素信号線）に接続されている。各駆動回路１０２は、ＰＷＭ信号に応じた電圧（階調電圧）を生成し、映像信号の信号電圧として、各映像信号線に接続された画素に供給する。本実施形態は、駆動回路１０２によって低消費電力及び高精度に信号電圧を生成することを特徴の１つとする。

　図２は、駆動回路１０２のうち本実施形態に関わる構成の部分と、１つの画素１０３とを示した図である。

　駆動回路１０２は、設定回路１０４と、調整回路１０５と、出力端子Ｖｏｕｔとを備えている。出力端子Ｖｏｕｔの電圧を出力端子と同じ参照符号Ｖｏｕｔを用いて表す。設定回路１０４は、スイッチＰＣＨＧ（第１スイッチ）を含む。調整回路１０５は、出力電流源ＩＡ、スイッチＰＷＭ（第２スイッチ）を含む。出力電流源ＩＡはＮＭＯＳトランジスタである。出力端子Ｖｏｕｔは映像信号線１１２に接続されている。映像信号線１１２には画素１０３が接続されている。駆動回路１０２から見て、画素１０３は等価的に容量に見える。この容量は、具体的には、駆動回路１０２から画素までの配線（映像信号線）の容量、画素１０３に含まれるサンプリングトランジスタの寄生容量などである。サンプリングトランジスタは映像信号線１１２に接続され、映像信号の信号電圧をサンプリングする。この容量をＣｐｉｘと表している。容量Ｃｐｉｘを画素負荷容量と呼ぶ。画素負荷容量Ｃｐｉｘについてより具体的に説明する。

　図３は、本実施形態に係るアクティブマトリクス型の表示装置における画素１０３及びその周辺回路の構成を示すブロック図である。図３では１つの画素１０３が示されるが、実際には画素アレイにはマトリクス状に画素が配置されている。周辺回路として水平駆動回路１０と、駆動走査回路２０と、書き込み走査回路６０とを備えている。駆動走査回路２０及び書き込み走査回路６０は垂直駆動回路に相当する。画素１０３の構成は一例であり、他にも様々な構成を取ることができる。画素の列ごとに駆動回路１０２が設けられている。

　画素１０３は、サンプリングトランジスタＷＳＴｒ、駆動トランジスタＤｒＴｒ、容量Ｃｓ、発光素子３０を備えている。各トランジスタはＮＭＯＳトランジスタであるとするが、ＰＭＯＳトランジスタでもよいし、両導電型のトランジスタが混在してもよい。発光素子３０は、アノード及びカソードを備えた２端子型の有機ＥＬ発光素子である。但し、発光素子３０は有機ＥＬ発光素子に限定されず、一般的に電流駆動で発光するあらゆるデバイスを含む。

　駆動トランジスタＤｒＴｒはゲートがノードＧに接続され、ソースがノードＳに接続され、ドレインが駆動線５０に接続されている。発光素子３０はアノードがノードＳに接続され、カソードが、全ての画素に対して共通に配線された共通電源線７０（電圧Ｖｃａｔｈを有する）に接続されている。サンプリングトランジスタＷＳＴｒは、映像信号線１１２とノードＧとの間に接続されている。サンプリングトランジスタＷＳＴｒのゲートは、走査線４０に接続されている。容量Ｃｓは、ノードＧとノードＳとの間に接続されている。駆動走査回路２０によって駆動線５０が所定電位にされ、駆動線５０が所定電位にされている間、以下の動作が行われる。まず、書き込み走査回路６０によってサンプリングトランジスタＷＳＴｒが一定時間オンされる。映像信号線１１２の信号電圧がノードＧを介して容量Ｃｓに書き込まれ、容量Ｃｓに信号電位に設定される。駆動トランジスタＤｒＴｒは、容量Ｃｓを介してゲート・ソース間に印加されるゲート電圧に応じてドレイン・ソース間に電流を流し、この電流により発光素子３０を駆動する。

　図２で説明した画素負荷容量Ｃｐｉｘは、このような映像信号線１１２に存在する配線容量、及びサンプリングトランジスタＷＳｔｒの入力側に存在する寄生容量などを含む。

　図２の出力電流源ＩＡはグランド電圧とスイッチＰＷＭに接続されている。出力端子Ｖｏｕｔは映像信号線１１２に接続されている。スイッチＰＷＭは、出力端子Ｖｏｕｔを介して、出力電流源ＩＡと映像信号線１１２間を接続する。スイッチＰＣＨＧは、出力端子Ｖｏｕｔを介して、プリチャージ電圧ＶＰＣＨＧ（第１電圧）と映像信号線１１２間を接続する。設定回路１０４は、ＰＣＨＧ１０４をオンして、映像信号線１１２をプリチャージ電圧ＶＰＣＨＧにプリチャージする。ＰＣＨＧ１０４をオフにし、スイッチＰＷＭを、レベルシフタから供給されるＰＷＭ信号の時間長の間オンする。ＰＷＭ信号は、階調に応じた時間幅をもつ矩形の電圧波形である。すなわち、映像信号線に設定したい所望の電圧である第２電圧に応じた時間の間、スイッチＰＷＭをオンする。これにより、プリチャージされた映像信号線１１２を充電又は放電（すなわち容量Ｃｐｉｘを充電又は放電）する。これにより、映像信号線１１２の電圧を、所望の電圧、例えばＰＷＭ信号が表す階調に対応する電圧に調整する。調整後、書き込み走査回路６０によって走査線４０を介して画素１０３のサンプリングトランジスタＷＳＴｒをオンにすることで信号電圧が画素１０３に書き込まれる。

　図４は、図２の駆動回路１０２のタイミングチャートを示す。タイミングチャートは、駆動回路１０２によってレベルシフタから供給されるＰＷＭ信号に応じた電圧（第２電圧）を生成し、生成した電圧を信号電圧として映像信号線１１２に設定する動作の例を示す。横軸は時間である。図４の動作は、サンプリングトランジスタがオフである期間に行う。図４の動作を、例えば、全ての画素が非発光の期間であるブランキング期間に行ってもよい。

　図２は、まずスイッチＰＣＨＧをオンにして、映像信号線１１２を一定期間Ｔ１の間プリチャージ電圧ＶＰＣＨＧにプリチャージする。すなわち、画素負荷容量Ｃｐｉｘをプリチャージ電圧ＶＰＣＨＧにプリチャージする。映像信号線１１２の電圧ＶＳＩＧは、プリチャージ電圧ＶＰＣＨＧ（＝Ｖ１）になる。次に、スイッチＰＣＨＧをオフにし、スイッチＰＷＭを、ＰＷＭ信号（階調値）に応じた時間ｔＰＷＭの間、オンにする。これにより、出力電流源ＩＡにより、プリチャージされた映像信号線１１２を充電もしくは放電する。映像信号線の電圧ＶＳＩＧの波形は、出力電流Ｉｏｕｔ／画素負荷容量Ｃｐｉｘの傾き（出力電流Ｉｏｕｔを画素負荷容量Ｃｐｉｘで除算した値）で、プリチャージ電圧Ｖ１からドロップする。時間ｔＰＷＭ後、スイッチＰＷＭをオフにする。このときの映像信号線１１２の電圧ＶＳＩＧが、出力電圧Ｖｏｕｔとなる。この出力電圧Ｖｏｕｔを、階調に応じた信号電圧として用いることができる。出力電圧Ｖｏｕｔは以下の式で定義される。
　Ｖｏｕｔ＝ＶＰＣＨＧ－（Ｉｏｕｔ×ｔＰＷＭ／Ｃｐｉｘ）　　　・・・式（Ａ）。

　このように、ＰＷＭ信号の時間長だけスイッチＰＷＭをオンすることで、階調に応じた信号電圧を生成できる。この後、映像信号線１１２に接続された画素１０３のサンプリングトランジスタをオンすることで、信号電圧が画素１０３に書き込まれる。ここで、プリチャージ電圧ＶＰＣＨＧは、一例として、ＰＷＭ信号の最小幅に対応する電圧（最大階調又は最小階調に対応する電圧）である。ＰＷＭ信号の最大幅に対応する時間だけスイッチＰＣＨＧをオンにしたときに、プリチャージされた映像信号線（容量Ｃｐｉｘ）が、ＰＷＭ信号の最大幅に対応する電圧に達する電流を流すように、電流源ＩＡが調整されている。なお、最大階調に対応する電圧をＶＧ２５５、最小階調に対応する電圧をＶＧ０と表現する場合がある。

　このように所定のプリチャージ電圧にプリチャージした映像信号線をＰＷＭ信号に応じた時間長だけ充電又は放電することで、精度良く、階調に応じた電圧を映像信号線に設定できる。また、図２の駆動回路でアナログ動作を行う回路は出力電流源ＩＡのみであり、ＲＡＭＰ波形を生成及びバッファリングする回路は不要であり、低消費電力である。

　図２及び図４では、出力電流源がＮＭＯＳトランジスタの場合（Ｎチャネル駆動の場合）の構成及び動作を示したが、出力電流源がＰＭＯＳトランジスタの場合（Ｐチャネル駆動の場合）も同様にして構成できる。

　図５は、出力電流源ＩＡがＰＭＯＳトランジスタの場合の駆動回路１０２の例を示す。
　図６は図５の駆動回路のタイミングチャートを示す。この構成では出力電圧Ｖｏｕｔは以下の式で定義される。
　Ｖｏｕｔ＝ＶＰＣＨＧ＋（Ｉｏｕｔ×ｔＰＷＭ／Ｃｐｉｘ）　　　・・・式（Ｂ）。
　図５及び図６の説明は、図２及び図４の説明と同様であるため、省略する。

　図７は、駆動回路１０２の他の構成例を示すブロック図である。図２の駆動回路１０２に電流補正回路１０６が追加されている。電流補正回路１０６は、電圧制御電流源回路（ＯＴＡ）１１１、スイッチＣＡＬ、ホールド容量Ｃｈ、基準端子ＶＲＥＦを備えている。出力電流源ＩＡは、この例ではＮＭＯＳトランジスタによって構成されている。電流補正回路１０６は、各画素列に対応する駆動回路の出力電流源ＩＡ間の電流相対ばらつき誤差を低減する効果を有する。

　ＯＴＡ１１１の－入力端子（第１端子）と＋入力端子（第２端子）とイネーブル端子とを有する。ＯＴＡ１１１はイネーブル端子に入力されるＯＴＡＥＮ信号がオンの間、動作する。ＯＴＡ１１１の－入力端子には映像信号線に設定したい電圧（所望電圧）が基準電圧ＶＲＥＦとして供給される。一例としてＰＷＭ信号が表す階調に対応する電圧が供給される。ＰＷＭ信号が表す階調が最大階調の場合、基準電圧ＶＲＥＦは最大階調に対応する電圧（ＶＧ２５５）である。＋入力端子は出力端子Ｖｏｕｔに接続されており、出力電圧Ｖｏｕｔ（Ｃｐｉｘの電圧）が供給される。ＯＴＡ１１１は、－入力端子に供給される電圧と、＋入力端子に供給される電圧との差分を検出する検出回路の一例である。ＯＴＡ１１１は、検出した差分に応じた電流を生成する。より詳細には、ＯＴＡ１１１は、基準電圧ＶＲＥＦと、出力電圧Ｖｏｕｔとの差分ΔＶｉｎを計算し、差分ΔＶｉｎにトランスコンダクタンスＧｍを乗じた電流だけ出力電流を変化させる。

　スイッチＣＡＬは、ＯＴＡ１１１の出力とホールド容量Ｃｈの一端間を接続する。ホールド容量Ｃｈの他端はグランド電圧に接続されている。ホールド容量Ｃｈの一端は、電流源ＩＡであるＮＭＯＳトランジスタの制御端子（ゲート）に接続されている。ホールド容量Ｃｈは、上記差分に応じた電圧を保持し、保持している電圧を出力電流源ＩＡの制御端子に供給する保持回路の一例である。

　ＯＴＡ１１１で生成された電流により、スイッチＣＡＬを介してホールド容量Ｃｈが充電又は放電される。すなわち当該電流に応じた電荷がホールド容量Ｃｈに蓄積される。これにより、ホールド容量Ｃｈの電圧が調整される。ホールド容量Ｃｈの電圧が、ＮＯＳトランジスタのゲートに供給される。ホールド容量Ｃｈは、出力電流源ＩＡのゲート電圧を保持する役割を有する。ＯＴＡ１１１の出力電流の範囲は、ＯＴＡ１１１が備える電流源（後述する図１０の電流源１２３参照）により生成可能な電流の範囲である。具体的には、ＯＴＡ１１１の入力電圧差ΔＶｉｎと、スイッチＣＡＬをオンしている時間ｔｏｎと、ホールド容量の充電量Ｃｈとを用いて、Ｇｍ・ΔＶｉｎ×ｔｏｎ／Ｃｈによって出力電流の範囲が表される。

　図８は、図７の駆動回路１０２のタイミングチャートを示す。横軸は時間である。初期状態として、スイッチＰＣＨＧ、スイッチＰＷＭ、スイッチＣＡＬはすべてオフ状態である。

　（１）まずスイッチＰＣＨＧを一定期間Ｔ１オンし、プリチャージ電圧ＶＰＣＨＧを用いて映像信号線１１２をプリチャージ、すなわち、画素負荷容量Ｃｐｉｘをプリチャージする。プリチャージ後の電圧をＶ１（＝ＶＰＣＨＧ）と表している。電圧Ｖ１は最小のＰＷＭ信号の時間幅で達成したい電圧に対応する。なお、最小のＰＷＭ信号の時間幅は０でもよいし、０より大きい時間でもよい。

　（２）スイッチＰＣＨＧをオフにし、スイッチＰＷＭを、レベルシフタ（図１参照）から入力されるＰＷＭ信号（階調値）に応じた時間ｔＰＷＭの間、オンする。これにより、出力電流源ＩＡを介して、映像信号線１１２を充電又は放電（すなわち画素負荷容量Ｃｐｉｘを充電又は放電）する。出力電流源ＩＡの電流は、前述した式Ａにより定まる定電流である。

　（３）時間ｔＰＷＭが経過したら、スイッチＰＷＭをオフする。このときの出力電圧Ｖｏｕｔは図の例では電圧Ｖ１ｄとなっている。ＯＴＡ１１１のイネーブル端子に入力されるＯＴＡＥＮ信号をオンにして、ＯＴＡ１１１を動作状態にする。次いで、スイッチＣＡＬを一定時間オンにする。ＯＴＡ１１１で基準電圧ＶＲＥＦ（達成したい電圧）と、出力電圧Ｖｏｕｔ（画素負荷容量Ｃｐｉｘの電圧）とが比較され、電圧差に応じた電流が出力される。

　（４）ＯＴＡ１１１から出力された電流によりホールド容量Ｃｈを充電又は放電する。

　（５）ホールド容量Ｃｈの電圧であるＣＰ（Charge Pump）出力が変化する。ＣＰ出力は、ホールド容量Ｃｈの充電状態に応じて、一定の電圧範囲ＲＡ１内で変化する。

　（１）～（５）の動作を繰り返し行ってもよい。これにより映像信号線の電圧を所望の電圧に精度良く、各画素列間のばらつきを抑えつつ調整できる。但し、（１）～（５）の動作を１回のみ行ってもよい。（１）～（５）の動作は、例えば、全ての画素が非発光の期間であるブランキング期間において、画素のサンプリングトランジスタはオフである期間で行う。映像信号線への信号電圧の設定後、画素への書き込みタイミングになったら、画素のサンプリングトランジスタを一定期間オンにして、映像信号線の信号電圧ＶＳＩＧを画素に書き込む。

　図７の駆動回路のアナログ動作を行う回路は、ＯＴＡ１１１と出力電流源ＩＡのみである。ＯＴＡ１１１はゲート電圧を調整する期間のみ動作させればよく、出力電流源ＩＡはスイッチＰＷＭのオン期間だけ動作させればよい。よって、図７の駆動回路の構成によれば、ＤＣバイアス電力の消費は必要最小限の期間だけで済み、低消費電力化の効果を得ることができる。

［具体例１］
　ＯＴＡ１１１で動作の開始前に、－入力端子及び＋入力端子間をショートしてオフセットキャンセル動作を行ってもよい。オフセットキャンセル動作は、例えば、ＯＴＡＥＮ信号をオンにしてから、ＣＡＬ信号をオンにするまでの間に行う。オフセットキャンセル動作を行うことにより、これにより複数の画素列に対応する電流補正回路ごとにＯＴＡの動作のばらつきを抑制することができる。よって、出力電流のばらつき精度を向上させることができる。

　図９は、具体例１に係る駆動回路１０２の構成例を示す。ＯＴＡ１１１の２つの端子（－入力端子、＋入力端子）間を接続するスイッチＩＮＩ（第３スイッチ）が追加されている。

　図１０（Ａ）及び図１０（Ｂ）は、図９におけるＯＴＡ１１１の回路構成例を示す。図７を用いてオフセットキャンセル動作の具体例を説明する。図１０（Ａ）はオフセットキャンセル動作時の回路状態、図１０（Ｂ）はオフセットキャンセル動作後の電流出力動作時の回路状態を示す。

　図１０（Ａ）において基準電圧端子ＶＲＥＦにＰＭＯＳトランジスタ１２１のゲート（＋入力端子）が接続されている。出力電圧Ｖｏｕｔ（画素負荷容量の電圧）が入力されるＶＦＢ端子にスイッチＣＡＬの一端（－入力端子）が接続されている。ＶＦＢ端子の電圧を電圧ＶＦＢを記載する。

　ＰＭＯＳトランジスタ１２１のソースと、ＰＭＯＳトランジスタ１２２のソースに電流源１２３が共通に接続されている。ＰＭＯＳトランジスタ１２１のドレインと、ＰＭＯＳトランジスタ１２２のドレインに、ＮＭＯＳトランジスタ１２４、１２５のドレインが接続されている。ＮＭＯＳトランジスタ１２４、１２５のソースはグランド電圧に接続されている。ＮＭＯＳトランジスタ１２５のゲートは、容量１２６を介してグランド電圧に接続されている。ＰＭＯＳトランジスタ１２２のドレインとＮＭＯＳトランジスタ１２５のドレインとの接続ノードは、出力端子ＯＴＡＯＵＴに接続されている。ＰＭＯＳトランジスタ１２１のゲート電圧をＶＩＮＰ、ＰＭＯＳトランジスタ１２２のゲート電圧をＶＩＮＮと表している。

　スイッチＣＡＬの他端と、基準電圧ＶＲＥＦ端子（－入力端子）との間にスイッチＩＮＩが設けられている。また容量１２６と、ＮＭＯＳトランジスタ１２５のドレインとの間にスイッチ１３２が設けられている。オフセットキャンセル動作では、スイッチＩＮＩ、１３２を一定時間オンにして、－入力端子及び＋入力端子間をショートする。さらにスイッチ１３２をオンにすることで、ＮＭＯＳトランジスタ１２５のゲート及びソース間を接続する。この接続をダイオード接続と呼ぶ。これにより、電圧ＶＩＮＰと電圧ＶＩＮＮとがともに同じ基準電圧ＶＲＥＦとなり（すなわち入力電位差０Ｖ）、出力電流Ｉｃａｌが生成される。

　この状態で、図１０（Ｂ）に示すように、スイッチＩＮＩ及びスイッチ１３２をオフにし、スイッチＣＡＬをオンにする。これにより、基準電圧ＶＲＥＦと電圧ＶＦＢ間の電位差に応じた電流と、出力電流Ｉｃａｌ（負荷電流）との差を取った電流（ｇｍ×（ＶＦＢ－ＶＲＥＦ））が出力される。このような動作により、ＯＴＡ１１１自身が持つ相対ばらつきをキャンセルすることができる。このオフセットキャンセル動作はあくまで一例であり、他のオフセットキャンセル手法を用いることも可能である。このようにオフセットキャンセル動作を行うことにより、複数の画素列に対応する電流補正回路ごとにＯＴＡの動作のばらつきを抑制することができる。よって、出力電流のばらつき精度を向上させることができる。

　図１０ではＰチャネル駆動の場合の回路構成例を示したが、Ｎチャネル駆動の回路構成も可能である。
　図１１は、Ｎチャネル駆動の場合のＯＴＡ１１１の回路構成例を示す。図１０に対応する要素には同一の符号に末尾にＡを付している。図１１の説明は、図１０の説明の記載においてトランジスタの極性等を適宜読み替えばよいため、詳細な説明は省略する。

［具体例２］
　図１２は、具体例２に係る駆動回路１０２の構成例を示す。図７及び図９では駆動回路１０２における検出回路はＯＴＡ１１１であったが、図１２では、検出回路は、比較器１４１、位相比較器１４２及びチャージポンプ１４３を含む。なお図１２では画素負荷容量の図示は省略している。図１２の構成では図９のオフセットキャンセル動作などの機能を追加することなく、出力電流源ＩＡによる高精度な電流の生成が可能である。

　比較器１４１は２つの入力端子を備え、一方の端子は、映像信号に設定したい電圧（所望の電圧）である基準電圧ＶＲＥＦに接続され、他方の端子は、出力端子ＶＯＵＴに接続されている。比較器１４１は、出力電圧ＶＯＵＴが基準電圧ＶＥＲＦに一致するタイミングを検出する。ＰＷＭ信号に応じてスイッチＰＷＭがオンにされ、比較器１４１に出力端子ＶＯＵＴの電圧が入力されると、比較器１４１は、入力される電圧が基準電圧ＶＥＲＦに一致するタイミングを検出する。検出したタイミングを表すデジタル信号ＣＭＰＯＵＴを出力する。スイッチＰＷＭのオンのタイミングに応じて比較器１４１にイネーブル信号を入力し、イネーブル信号の入力に応じて比較器１４１が動作を開始してもよい。

　位相比較器１４２は、２つの端子を備え、一方の端子には、比較器１４１で検出されたタイミングを表すデジタル信号ＣＭＰＯＵＴが入力される。他方の端子には、基準電圧ＶＥＲＦに対応するタイミングを表すデジタル信号ＲＥＦＰＷＭが入力される。位相比較器１４２は両デジタル信号を比較することで、比較器１４１で検出されたタイミングと、基準電圧ＶＥＲＦに対応するタイミングとのタイミング差を検出する。

　チャージポンプ１４３は、直列に接続されたアップサイドスイッチ１４６及びダウンサイドスイッチ１４７を備えている。アップサイドスイッチ１４６及びダウンサイドスイッチ１４７間の接続ノードは、ホールド容量Ｃｈ及び出力電流源ＩＡ（トランジスタ）のゲートに接続されている。アップサイドスイッチ１４６をオンすると電流をホールド容量Ｃｈに供給する。ダウンサイドスイッチ１４７をオンすると、ホールド容量Ｃｈから電流を放電する。

　位相比較器１４２は、検出したタイミング差の信号に応じて、チャージポンプ１４３のアップサイドスイッチ１４６及びダウンサイドスイッチ１４７を選択的にオンする。具体的には、タイミング差の信号の符号に応じて、アップサイドスイッチ１４６及びダウンサイドスイッチ１４７の一方を選択し、タイミング差に応じた時間長だけ、選択したスイッチをオンする。これによりホールド容量Ｃｈを充電又は放電し、出力電流源ＩＡのゲート電圧を調整する。

［具体例３］
　図１３は、具体例３に係る駆動回路１０２の構成例を示す。図７及び図９では駆動回路１０２における検出回路はＯＴＡ１１１であり、保持部はホールド容量であった。図１２では、検出回路は、差増増幅回路１５１及び逐次比較回路１５２であり、保持部はデジタルアナログ変換器（ＤＡＣ：Digital to Analog Converter）１５３である。出力電流源ＩＡに、バイアス電流源としてのＮＭＯＳトランジスタ１５４が接続されている。ＮＭＯＳトランジスタ１５４のゲートはバイアス電圧ＶＢに接続されている。なお図１２では画素負荷容量の図示は省略している。図１３の構成では図９のオフセットキャンセル動作などの機能を追加することなく、出力電流源ＩＡによる高精度な電流の生成が可能である。

　差動増幅回路１５１の＋入力端子は、映像信号に設定したい電圧（所望の電圧）である基準電圧ＶＲＥＦに接続される。差動増幅回路１５１の－入力端子は出力端子ＶＯＵＴに接続されている。差動増幅回路１５１は、基準電圧ＶＥＲＦと、出力端子ＶＯＵＴの電圧とのを比較し、両者の差電圧を逐次比較回路１５２に出力する。

　逐次比較回路１５２は、差動増幅回路１５１から入力された差電圧に基づき逐次比較動作を行い、差電圧を高精度に算出する。すなわち、所望の出力電流を流すゲート電圧の設定値に近づける比較結果を出力する。逐次比較回路１５２は、算出した差電圧に応じたデジタル信号を出力する。デジタル信号は、所望の出力電流を流すゲート電圧の設定値もしくはそれに近い値を示す。逐次比較回路１５２はデジタル信号をＤＡＣ１５３に出力する。

　ＤＡＣ１５３は、デジタル信号を直流のアナログ電圧に変換する。すなわち、ＤＡＣ１５３は、逐次比較回路１５２から出力されたデジタル信号を保持し、デジタル信号が表す設定値に応じた電圧を生成する。ＤＡＣ１５３は、生成した電圧を出力電流源ＩＡのゲートに供給する。

　図１３の回路の場合、出力電流源ＩＡのゲート電圧を調整した後は、ゲート電圧の調整をフレーム毎に毎回行う必要がなくなるため、さらなる低消費電力化が見込める。また、駆動回路の多くの部分をロジック回路で実現できるので、プロセス世代が進んだ場合のサイズ削減効果が高い。

　逐次比較回路１５２の出力であるデジタル信号を保持する回路としてＲＡＭ、フリップフロップ回路、ラッチ回路、ＦＩＦＯなどを用いてもよい。

（第２実施形態）
　第２実施形態の駆動回路の構成は第１実施形態と同じであるが、画素に対する動作が一部異なる。第２実施形態では、駆動トランジスタのＤｒＴｒの閾値電圧の画素間のばらつきをキャンセル（閾値補正と呼ぶ）する。このため、まずオフセット電圧の設定を映像信号線に設定し、設定したオフセット電圧をサンプリングトランジスタWSTｒを介して画素１０３に書き込む。このオフセット電圧に基づき閾値補正が行われる。オフセット電圧の書き込みが完了した後、第１実施形態と同様に、階調に対する電圧を映像信号線に設定し、映像信号の信号電圧を画素に書き込む。このように閾値補正に用いるオフセット電圧を設定する場合にも、第１実施形態の駆動回路を用いることができる。これにより、画素間のばらつきを抑えつつ高精度な閾値補正が可能となる。以下、第２実施形態について詳細に説明する。

　図１４は、第２実施形態に係るアクティブマトリクス型の表示装置における画素及びその周辺回路を示すブロック図である。図１４では１つの画素１０３が示されるが、実際には画素アレイにはマトリクス状に画素が配置されている。周辺回路として水平駆動回路１０と、駆動走査回路２０と、書き込み走査回路６０とを備えている。駆動走査回路２０及び書き込み走査回路６０は垂直駆動回路に相当する。画素１０３の構成は一例であり、他にも様々な構成を取ることができる。水平駆動回路１０には、画素の列ごとに駆動回路１０２が設けられている。

　画素１０３は、有機ＥＬ素子等の発光素子３０を含む。発光素子３０のカソードは、全ての画素に対して共通に配線された共通電源線３４に接続されている。また画素１０３は、駆動トランジスタＤｒＴｒ、サンプリングトランジスタＷＳＴｒ、発光制御トランジスタ２４、保持容量２５、及び、補助容量２６を有する。本例では、駆動トランジスタＤｒＴｒ、サンプリングトランジスタＷＳＴｒ及び発光制御トランジスタ２４について、ＰＭＯＳトランジスタを用いているがＮＭＯＳトランジスタを用いてもよいし、両導電型が混在してもよい。

　サンプリングトランジスタＷＳＴｒは、駆動回路１０２から映像信号線１１２を通して供給される信号電圧ＶＳＩＧをサンプリングし、保持容量２５に書き込む。発光制御トランジスタ２４は、電源電圧Ｖｃｃの電源ノードと駆動トランジスタＤｒＴｒのソースとの間に接続され、駆動走査回路２０からの発光制御信号ＤＳによる駆動の下に、発光素子３０の発光を制御する。

　保持容量２５は、駆動トランジスタＤｒＴｒのゲートとソースとの間に接続されている。この保持容量２５は、サンプリングトランジスタＷＳＴｒによるサンプリングによって書き込まれた信号電圧ＶＳＩＧを保持する。駆動トランジスタＤｒＴｒは、保持容量２５の保持電圧に応じた駆動電流を発光素子３０に流すことによって発光素子３０を駆動する。補助容量２６は、駆動トランジスタＤｒＴｒのソースと、固定電位のノード、例えば、電源電圧Ｖｃｃの電源ノードとの間に接続されている。この補助容量２６は、信号電圧ＶＳＩＧを書き込んだときに駆動トランジスタＤｒＴｒのソース電位が変動するのを抑制するとともに、駆動トランジスタＤｒＴｒのゲート－ソース間電圧Ｖｇｓを駆動トランジスタＤｒＴｒの閾値電圧Ｖｔｈにする。以下、本回路の動作について説明する。

　駆動回路１０２から映像信号線１１２にオフセット電圧ＶＯＦＳが設定されている状態で走査線４０の電位ＷＳを高電位から低電位に遷移させ、サンプリングトランジスタＷＳＴｒをオンにする。駆動トランジスタＤｒＴｒのゲート電位Ｖｇがオフセット電圧ＶＯＦＳになる。このとき、駆動線５０の電位ＤＳが低電位の状態にあり、発光制御トランジスタ２４がオンされている。このため、駆動トランジスタＤｒＴｒのソース電位Ｖｓは電源電圧Ｖｃｃになる。このとき、駆動トランジスタＤｒＴｒのゲート－ソース間電圧Ｖｇｓは、Ｖｇｓ＝ＶＯＦＳ－Ｖｃｃとなる。

　ここで、後述する閾値補正動作（閾値補正処理）を行うには、駆動トランジスタＤｒＴｒのゲート－ソース間電圧Ｖｇｓを、駆動トランジスタＤｒＴｒの閾値電圧Ｖｔｈよりも大きくしておく必要がある。そのため、｜Ｖｇｓ｜＝｜ＶＯＦＳ－Ｖｃｃ｜＞｜Ｖｔｈ｜となるように各電圧値が設定されることになる。

　このように、駆動トランジスタＤｒＴｒのゲート電位Ｖｇオフセット電圧ＶＯＦＳに設定し、かつ、駆動トランジスタＤｒＴｒのソース電位Ｖｓを電源電圧Ｖｃｃに設定する初期化動作が、次の閾値補正動作を行う前の準備（閾値補正準備）の動作となる。従って、オフセット電圧ＶＯＦＳ及び電源電圧Ｖｃｃが、駆動トランジスタＤｒＴｒのゲート電位Ｖｇ及びソース電位Ｖｓの各初期化電圧ということになる。

　駆動線５０の電位ＤＳを低電位から高電位に遷移させ、発光制御トランジスタ２４をオフにする。駆動トランジスタＤｒＴｒのソース電位Ｖｓがフローティングとなり、駆動トランジスタＤｒＴｒのゲート電位Ｖｇがオフセット電圧ＶＯＦＳに保たれた状態で閾値補正動作が開始される。すなわち、駆動トランジスタＤｒＴｒのゲート電位Ｖｇから閾値電圧Ｖｔｈを減じた電位（Ｖｇ－Ｖｔｈ）に向けて、駆動トランジスタＤｒＴｒのソース電位Ｖｓが下降（低下）を開始する。

　このように、駆動トランジスタＤｒＴｒのゲート電位Ｖｇのオフセット電圧ＶＯＦＳ（初期化電圧）を基準とし、電圧ＶＯＦＳから閾値電圧Ｖｔｈを減じた電位（Ｖｇ－Ｖｔｈ）に向けて駆動トランジスタＤｒＴｒのソース電位Ｖｓを変化させる動作が閾値補正動作となる。この閾値補正動作が進むと、駆動トランジスタＤｒＴｒのゲート－ソース間電圧Ｖｇｓが、駆動トランジスタＤｒＴｒの閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧が保持容量２５に保持される。

　走査線４０の電位ＷＳを低電位から高電位に遷移させ、サンプリングトランジスタＷＳＴｒをオフにすると、閾値補正期間が終了する。その後、駆動回路１０２から映像信号線１１２に映像信号の信号電圧ＶＳＩＧを設定する。これにより、映像信号線１１２の電位がオフセット電圧ＶＯＦＳから信号電圧ＶＳＩＧに切り替わる。

　走査線４０の電位ＷＳを高電位から低電位に遷移させ、サンプリングトランジスタＷＳＴｒがオフになり、信号電圧ＶＳＩＧをサンプリングして画素１０３内に書き込む。このサンプリングトランジスタＷＳＴｒによる信号電圧ＶＳＩＧの書込み動作により、駆動トランジスタＤｒＴｒのゲート電位Ｖｇが信号電圧ＶＳＩＧになる。

　この映像信号の信号電圧ＶＳＩＧの書込みの際に、駆動トランジスタＤｒＴｒのソースと電源電圧Ｖｃｃの電源ノードとの間に接続されている補助容量２６は、駆動トランジスタＤｒＴｒのソース電位Ｖｓが変動するのを抑える。そして、映像信号の信号電圧ＶＳＩＧによる駆動トランジスタＤｒＴｒの駆動の際に、当該駆動トランジスタＤｒＴｒの閾値電圧Ｖｔｈが保持容量２５に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。

　走査線４０の電位ＷＳを低電位から高電位に遷移させ、サンプリングトランジスタＷＳＴｒがオフなることで、信号書込みが終了する。駆動線５０の電位ＤＳを高電位から低電位に遷移させ、発光制御トランジスタ２４をオンにする。これにより、電源電圧Ｖｃｃの電源ノードから発光制御トランジスタ２４を通して駆動トランジスタＤｒＴｒに電流が供給される。

　このとき、駆動トランジスタＤｒＴｒのゲート－ソース間に保持容量２５が接続されていることにより、駆動トランジスタＤｒＴｒのソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。すなわち、駆動トランジスタＤｒＴｒのソース電位Ｖs及びゲート電位Ｖgは、保持容量２５に保持されているゲート－ソース間電圧Ｖgsを保持したまま上昇する。そして、駆動トランジスタＤｒＴｒのソース電位Ｖsは、トランジスタの飽和電流に応じた発光素子３０の発光電圧まで上昇する。駆動トランジスタＤｒＴｒのドレイン－ソース間電流が発光素子３０に流れ始めることにより、発光素子３０のアノード電位が上昇する。やがて、発光素子３０のアノード電位が発光素子３０の閾値電圧を超えると、発光素子３０に駆動電流が流れ始めるため、発光素子３０が発光を開始する。

　以上説明した閾値補正準備、閾値補正、信号電圧ＶＳＩＧの書込み（信号書込み）の各動作は、例えば１水平期間（１Ｈ）において実行される。

　以下、図１４のような信号電圧の書き込みの前にオフセット電圧の書き込みにより閾値補正を行う回路において、第２実施形態に係る駆動回路１０２の動作を、図１５を用いて説明する。

　図１５は、第２実施形態に係る駆動回路１０２のタイミングチャートである。ここでは駆動回路１０２は図９のオフセットキャンセル機能を備えたＯＴＡ１１１を用いるとする。横軸は時間である。説明のため時間軸を複数の区間Ｓ１～Ｓ７に分けている。

　最初に区間Ｓ１でＰＣＨＧスイッチがオンされ、映像信号線１１２（画素負荷容量）が所定の電圧ＰＣＨＧにプリチャージされる（出力端子ＶＯＵＴはプリチャージ電圧になる）。

　区間Ｓ２においてスイッチＰＣＨＧはオフにされ、スイッチＰＷＭが、ＶＯＳＦに応じて予め定められた時間オンにされる。このときＯＴＡ１１１の基準電圧ＲＥＦとしてオフセット電圧ＶＯＦＳが与えられている。プリチャージされた映像信号線１１２（画素負荷容量）が一定の傾きで放電され、予め定められた時間が経過すると、スイッチＰＷＭがオフになる。このとき、出力端子ＶＯＵＴの電圧はＶＯＳＦもしくはこれに近い電圧になる。ＰＷＭスイッチがオフになると、ＯＴＡ１１１のイネーブル信号ＯＴＡＥＮがオンになる。

　ＯＴＡ１１１がオンの間に、区間Ｓ３で、スイッチＩＮＩがオンになり、オフセットキャンセルが行われる。

　次いで区間Ｓ４でＣＡＬスイッチがオンになり、ＯＴＡ１１１から電流が出力される。また画素におけるサンプリングトランジスタがオンにされ（ＷＳＥＮ１信号がオン）、オフセット電圧ＶＯＳＦが画素に供給される。画素においてオフセット電圧ＶＯＳＦに基づき前述した閾値補正が行われる。

　区間Ｓ５で、ＯＴＡ１１１の動作が停止する。ホールド容量Ｃｈの電圧が出力電流源ＩＡのゲートに与えられ、ゲート電圧（ＣＰ出力）はこれに応じて変動する。ＯＴＡ１１１がオフにされた後、スイッチＰＣＨＧがオンにされ、再度、映像信号線１１２（画素負荷容量）がプリチャージされる。出力端子ＶＯＵＴがプリチャージ電圧にされる。

　区間Ｓ６において、スイッチＰＣＨＧが、レベルシフタから供給されるＰＷＭ信号に応じた時間（所望の階調に応じた時間）の間オンにされる。プリチャージされた映像信号線１１２（画素負荷容量）が一定の傾きで放電され、ＰＷＭ信号に応じた時間が経過すると、スイッチＰＷＭがオフになる。このときの出力端子ＶＯＵＴの電圧が書き込み用の信号電圧ＶＳＩＧとなる。

　区間Ｓ７において画素におけるサンプリングトランジスタがオンにされ（ＷＳＥＮ２信号がオン）、信号電圧ＶＳＩＧがサンプリングトランジスタを介して画素に書き込まれる。

　この後、Ｓ１～Ｓ７までの動作を、１回以上繰り返してもよい。あるいは、繰り返しを行わなくてもよい。Ｓ１～Ｓ７までの動作を、ブランキング期間の間に１回以上行ってもよい。

（第３実施形態）
　第３実施形態では、画素が赤色（Ｒ）、青色（Ｇ）及び緑色（Ｂ）のサブ画素である場合を記載する。第１実施形態の駆動回路を用いて画素負荷容量とは別の容量（ダミー容量）を利用して、ダミー容量の一定時間の放電により、一定の傾きの電流（基準電流）が得られるよう、出力電流源ＩＡのゲート電圧を調整する。そして、基準電流を、赤色（Ｒ）、青色（Ｇ）及び緑色（Ｂ）のサブ画素ごとのサブ駆動回路にカレントサンプリング動作でコピーする。サブ駆動回路では、サブ駆動回路ごとに予めプリチャージした映像信号線に対して、駆動回路からコピーした電流を用いて、ＰＷＭ信号に応じた時間の間、充電又は放電を行う。これにより、ＲＧＢの各々の映像信号線に階調に応じた信号電圧を設定する。

　図１６は、第３実施形態に係る駆動回路のブロック図である。図１６の駆動回路は、電流生成回路１６０と、Ｒ（赤色）、Ｂ（青色）、Ｇ（緑色）に対応する３つのサブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇを備えている。３つのサブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇの出力端子ＶＯＵＴは、ＲＢＧ用の映像信号線１１２Ｒ、１１２Ｂ、１１２Ｇを介して、サブ画素１０３Ｒ、１０３Ｂ、１０３Ｇに接続されている。電流生成回路１６０は、出力端子ＯＵＴを介してサブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇに接続されている。電流生成回路１６０は所定の基準電圧ＶＥＲが入力されるＶＥＲＦ端子を有する。

　図１７は、電流生成回路１６０及びサブ駆動回路１０２Ｒの構成例を示す。サブ駆動回路１０２Ｂ、１０２Ｇの構成は、サブ駆動回路１０２Ｒと同じであり、図示を省略する。

　電流生成回路１６０は、入力端子ＶＣＣＰ、ダミー容量Ｃｄｕｍ、スイッチＣＳ（第４スイッチ）、スイッチＣＡＬＰＲＣＨＧ（第５スイッチ）、スイッチＷＲＴ＿Ｒ、ＷＲＴ＿Ｂ、ＷＲＴ＿Ｇ（第７スイッチ）、出力端子ＯＵＴＲ、ＯＵＴＢ、ＯＲＴＧを備える。また、電流生成回路１６０は、出力電流源ＩＡ、ホールド容量Ｃｈ、ＯＴＡ１１１、２つのスイッチＣＡＬ、スイッチＩＮＩを備えている。なお、ＯＴＡ１１１の－入力端子にスイッチＣＡＬが接続されているが、このスイッチＣＡＬを省略し、ＯＴＡ１１１の出力側のみのスイッチＣＡＬとしてもよい。前述した図９の構成においてＯＴＡ１１１の－入力端子側にスイッチＣＡＬを追加して、２つのＣＡＬスイッチとしてもよい。出力電流源ＩＡ、ホールド容量Ｃｈ、ＯＴＡ１１１、２つのスイッチＣＡＬ、スイッチＩＮＩの動作は、第１実施形態の図９と同様であるため、詳細な説明は省略する。

　サブ駆動回路１０２Ｒは、スイッチＷＲＴ＿Ｒ１（第６スイッチ）、スイッチＷＲＴ＿Ｒ２、ＰＭＯＳトランジスタ１６１Ｒ（第３トランジスタ）、容量１６２Ｒ、スイッチＰＷＭ、スイッチＰＲＣＧ｜ＳＩＧ＿ＶＯＦＳ、プリチャージ入力端子１６５、出力端子ＶＯＵＴを備えている。スイッチＰＲＣＧ｜ＳＩＧ＿ＶＯＦＳは、プリチャージ入力端子１６５に印加された電圧に基づき、出力端子ＶＯＵＴに接続された映像信号線１１２Ｒをプリチャージする設定回路１６７Ｒに相当する。トランジスタ１６１Ｒ、容量１６２Ｒ及びスイッチＰＷＭは、プリチャージされた映像信号線１１２Ｒを、ＰＷＭ信号に応じた時間の間、充電又は放電することにより映像信号線１１２Ｒの電圧を調整する調整回路１６８Ｒに相当する。

　電流生成回路１６０では、入力端子ＶＣＣＰに例えばＶＧ０（最小階調に対応する電圧）を印加し、ＶＥＲＦ端子に、ＶＧ２５５（最大階調に対応する電圧）を基準電圧ＶＥＲＦとして印加する。ＯＴＡ１１１とホールド容量Ｃｈを用いて、最小階調に対応する電圧から最大階調に対応する電圧まで一定時間（最大幅のＰＷＭ信号に対応）で到達する傾きの電流を基準電流として生成する。この基準電流をサブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇにカレントサンプリングでコピーする。サブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇでは、予めプリチャージした映像信号線１１２Ｒ、１１２Ｂ、１１２Ｇに対して、コピーした基準電流を用いて、ＰＷＭ信号に応じた時間の間、充電又は放電を行う。これにより、ＲＧＢの各々の映像信号線に階調に応じた電圧を設定する。第２実施形態と同様に、映像信号の設定を行う前に、映像信号線にオフセット電圧の設定を行い、各サブ画素でオフセット電圧に基づく閾値補正を行ってもよい。以下の動作説明では閾値補正を行う場合を説明する。

　図１８は、図１７の駆動回路のタイミングチャートである。横軸は時間である。この例ではサブ駆動回路１０２Ｒ、１０２Ｂ、１０２Ｇで最小階調に対応する電圧（ＶＧ０）を映像信号線に設定する場合、すなわちサブ駆動回路の出力端子ＶＯＵＴの電圧をＶＧ０に設定する場合を想定する。

　区間Ｓ１～Ｓ４では、電流生成回路１６０でのコピー元となる基準電流の生成（ダミー容量Ｃｄｕｍの設定）と、各サブ画素に対するオフセット電圧の設定及び閾値補正とを並行して行う。具体的には、まず、区間Ｓ１において、スイッチＣＳ、及びスイッチＣＡＬＰＲＣＨＧをオンにして、ＣｄｕｍをＶＧ０にプリチャージする。また、ＯＴＡ１１１の入力側のスイッチＩＮＩをオンにして、オフセットキャンセルを行う。

　区間Ｓ２において、スイッチＣＡＬＰＲＣＨＧをオフにして、ダミー容量Ｃｄｕｍを一定時間放電する。放電によりダミー容量Ｃｄｕｍの電圧振幅は、ＶＧ０からＶＧ２５５を引いた値となる。最小階調に対応する電圧から最大階調に対応する電圧又はこれに近い電圧まで一定時間（最大幅のＰＷＭ信号に対応）で到達する一定の傾きの電流（基準電流）が流れる。

　区間Ｓ３において、スイッチＣＳをオフにし、２つのＣＡＬスイッチをオンにして、ＯＴＡ１１１を動作させる。なお、図示を省略するが、オンにしたイネーブル信号ＯＴＡＥＮもＯＴＡ１１１に入力する。ダミー容量Ｃｄｕｍの出力電圧とＶＲＥＦ電圧（ＶＧ２５５）とが比較され、ホールド容量Ｃｈに電流が充電又は放電され、出力電流源ＩＡのゲート電圧（図のＣＰ出力）が調整される。これにより画素間の電流源ＩＡのばらつきが調整される。

　区間Ｓ４において２つのＣＡＬスイッチをオフにし、ＯＴＡ１１１の動作を終了させる。電流生成回路１６０側のスイッチＷＲＴ＿Ｒとサブ駆動回路１０２Ｒ側の２つのスイッチＷＲＴ＿Ｒ１，ＷＲＴ＿Ｒ２をオンにして、電流生成回路１６０で生成した電流（基準電流）をサブ駆動回路１０２Ｒにコピーする。すなわち、電流生成回路１６０側のスイッチＷＲＴ＿Ｒと、サブ駆動回路１０２Ｒ側の２つのスイッチＷＲＴ＿Ｒ１，ＷＲＴ＿Ｒ２をオンすることで、ＰＭＯＳトランジスタ１６１Ｒのゲート及びドレインが、電流生成回路１６０の出力端子ＯＵＴＲに電気的に接続される。ＰＭＯＳトランジスタ１６１ＲのソースはＶＧ０の電圧に接続されており、ＰＭＯＳトランジスタ１６１はダイオード接続とされる。ＰＭＯＳトランジスタ１６１のソース及びドレインを流れ、出力電流源ＩＡを流れる電流として、上記基準電流と同じ傾きの電流として生成される。この状態で、電流生成回路１６０側のスイッチＷＲＴ＿Ｒと、サブ駆動回路１０２Ｒの２つのスイッチＷＲＴ＿Ｒ１，ＷＲＴ＿Ｒ２をオフにする。ゲート・ソース間容量１６２Ｒには、上記基準電流と同じ傾きの電流が生成されるために必要なゲート・ソース間電圧（図の出力段ＶｇｓＲ）が保持される。

　同様にして、電流生成回路１６０側のスイッチＷＲＴ＿Ｂとサブ駆動回路１０２Ｂ側の２つのスイッチＷＲＴ＿Ｂ１，ＷＲＴ＿Ｂ２をオンにして、電流生成回路１６０で生成した基準電流をサブ駆動回路１０２Ｂにコピーする。また、電流生成回路１６０側のスイッチＷＲＴ＿Ｇとサブ駆動回路１０２Ｇ側の２つのスイッチＷＲＴ＿Ｇ１，ＷＲＴ＿Ｇ２をオンにして、電流生成回路１６０で生成した基準電流をサブ駆動回路１０２Ｇにコピーする。

　上述した区間Ｓ１～Ｓ４の動作を行うのと並行して、各サブ駆動回路では、各映像信号線に対してオフセット電圧の設定が行われ、設定されたオフセット電圧に基づく閾値補正が各サブ画素で行われる。具体的には区間Ｓ２～区間Ｓ４の途中にかけて、プリチャージ入力端子１６５をオフセット電圧ＶＯＦＳに接続した状態で、各サブ駆動回路のスイッチＳＩＧ＿ＶＯＦＳをオンにする。これにより、映像信号線１１２Ｒ、１１２Ｂ、１１２Ｇをオフセット電圧ＶＯＦＳにプリチャージする。映像信号線１１２Ｒ、１１２Ｂ、１１２Ｇがプリチャージされた状態で、各サブ画素に含まれるサンプリングトランジスタをオン（ＷＳＥＮ１信号をオン）にして、オフセット電圧ＶＯＦＳを各サブ画素に書き込む。各サブ画素ではオフセット電圧ＶＯＦＳを用いて閾値補正動作が行われる。

　サブ駆動回路ごとにオフセット電圧ＶＯＦＳの設定及び書き込みが終了し、かつ基準電流のコピーが完了すると、各サブ駆動回路におけるスイッチＰＲＣＧを、一定時間オンにして、映像信号線１１２Ｒ、１１２Ｂ、１１２ＧをＶＧ２５５にプリチャージする。すなわち、映像信号線１１２Ｒ、１１２Ｂ、１１２Ｇの電圧はＶＯＦＳからＶＧ２５５に変化する。なお、スイッチＰＲＣＧはスイッチＳＩＧ＿ＶＯＦＳと同じスイッチであるが、スイッチングの目的が異なるため、便宜上、同じスイッチに異なる参照符号を付している。

　区間Ｓ５において、各サブ駆動回路におけるスイッチＰＲＣＧがオフになると、各サブ駆動回路におけるスイッチＰＷＭが、ＰＷＭ信号に応じた時間長の間、オンにされる。図では、３つのサブ画素のうちの１つ（ここではサブ画素１０３Ｒとする）のＰＷＭ信号のみが示されている。この例では、最小階調に対応する最大時間長のＰＷＭ信号が示されている。スイッチＰＷＭがオンにされている間、トランジスタ１６１Ｒから容量１６２Ｒに保持されているゲート・ソース間電圧に応じた電流、すなわち基準電流と同じ傾きの電流が、スイッチＰＷＭを介して映像信号線に供給される（カレントサンプリング）。これにより、ＶＧ２５５にプリチャージされた映像信号線が充電又は放電される（図の例では充電）。映像信号線の充電により、映像信号線の電圧（画素負荷容量の電圧）は、最小階調に対応する電圧ＶＧ０に設定又はＶＧ０に近づけられる。

　区間Ｓ６においてスイッチＰＷＭがオフにされると、各サブ画素のサンプリングトランジスタをオン（ＷＳＥＮ２信号をオン）にして、映像信号線の電圧ＶＳＩＧを各サブ画素に書き込む。各サブ画素ではこの電圧ＶＳＩＧに応じて、発光素子が駆動され、信号電圧ＶＳＩＧに対応する階調で発光する。信号電圧の書き込みを行う前に（サンプリングトランジスタをオンにする前に）、区間Ｓ１～Ｓ５を１回以上繰り返してもよい。これにより電流生成回路１６０の出力電流源ＩＡのゲート電圧が精度高く調整され、電圧ＶＳＩＧをより目的の電圧（図の例ではＶＧ０）に高精度に設定できる。図では、ｎ回目からｎ＋１回目に動作回数を増やすことで電圧ＶＧ０により近づけることができることが模式的に示されている。

　図１６及び図１７の構成によれば、サブ画素ごとに第１実施形態のような駆動回路を設ける必要はなく、電流生成回路を複数のサブ駆動回路で共有できるため、回路面積を削減できる。また、ＤＣバイアス電力（ＶＥＲＦ電圧）を１つの電流生成回路で出力電流源ＩＡの調整時のみ供給すればよいため、消費電力の削減が可能となる。

　なお、上述の実施形態は本開示を具現化するための一例を示したものであり、その他の様々な形態で本開示を実施することが可能である。例えば、本開示の要旨を逸脱しない範囲で、種々の変形、置換、省略又はこれらの組み合わせが可能である。そのような変形、置換、省略等を行った形態も、本開示の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

　また、本明細書に記載された本開示の効果は例示に過ぎず、その他の効果があってもよい。

　なお、本開示は以下のような構成を取ることもできる。
［項目１］
　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージする設定回路と、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、
　を備えた駆動回路。
［項目２］
　前記設定回路は、
　前記映像信号線を前記第１電圧に接続する第１スイッチを備え、
　前記調整回路は、
　第２トランジスタである電流源と、
　前記映像信号線と前記電流源との間を接続する第２スイッチと、
　を備えた項目１に記載の駆動回路。
［項目３］
　前記第２電圧に接続される第１端子と、前記映像信号線に接続される第２端子とを有し、前記第２電圧と前記映像信号線の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　を備えた項目２に記載の駆動回路。
［項目４］
　前記検出回路は、前記第２電圧と前記映像信号線の電圧との差分に応じた電流を生成する増幅器を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含む、
　項目３に記載の駆動回路。
［項目５］
　前記第１端子と前記第２端子との間を接続する第３スイッチを備え、
　前記調整回路は、前記増幅器の動作前に、前記第３スイッチを一定期間オンにする
　項目４に記載の駆動回路。
［項目６］
　前記検出回路は、前記映像信号線の電圧が前記第２電圧になるタイミングを検出する比較器と、前記タイミングと前記第２電圧に応じたタイミングとの差を検出する位相比較器と、
　前記差に応じた電流を生成するチャージポンプと、を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含む、
　項目３に記載の駆動回路。
［項目７］
　前記検出回路は、前記第２電圧と前記映像信号線の電圧との前記差分をデジタル信号に変換する変換回路を含み、
　前記保持回路は、前記デジタル信号に応じた電圧を前記制御端子に供給するデジタルアナログ変換器を含む
　項目３に記載の駆動回路。
［項目８］
　前記第１電圧は、最大階調又は最小階調に対応する電圧である
　項目１～７のいずれか一項に記載の駆動回路。
［項目９］
　前記第２電圧は、前記第１トランジスタを含む画素回路に表示させる階調に対応する電圧である
　項目１～８のいずれか一項に記載の駆動回路。
［項目１０］
　前記第２電圧は、前記第１トランジスタを含む画素回路における発光素子の駆動用の第２トランジスタの閾値電圧を補正するオフセット電圧である
　項目１～９のいずれか一項に記載の駆動回路。
［項目１１］
　前記第１トランジスタをオンし、前記オフセット電圧に設定された前記映像信号線の電圧を、前記画素回路内のノードに供給する走査回路を備え、
　前記設定回路は、前記画素回路に前記オフセット電圧が供給された後、前記映像信号線を前記第１電圧にプリチャージし、
　前記調整回路は、前記第１電圧にプリチャージされた前記映像信号線を、階調に対応する電圧に応じた時間の間、充電又は放電することにより、前記映像信号線を、前記階調に対応する電圧に調整し、
　前記走査回路は、前記第１トランジスタをオンすることにより、前記映像信号線の電圧を前記画素回路内のノードに供給する
　項目１０に記載の駆動回路。
［項目１２］
　前記設定回路及び前記調整回路を含む複数のサブ駆動回路と、
　基準電流を生成する電流生成回路と、を備え、
　前記複数のサブ駆動回路は、複数の前記映像信号線に接続され、
　前記複数のサブ駆動回路の前記調整回路は、基準電流をサンプリングする第３トランジスタを備え、
　前記複数のサブ駆動回路の前記調整回路は、前記第３トランジスタによりサンプリングされた電流により、前記設定回路によりプリチャージされた前記映像信号線を充電又は放電する
　項目１～１１のいずれか一項に記載の駆動回路。
［項目１３］
　前記電流生成回路は、
　第３電圧に接続される第１容量と、
　第４トランジスタである電流源と、
　前記第１容量と前記電流源との間を接続する第４スイッチと、
　前記第１容量の両端を接続する第５スイッチと
　第４電圧に接続される第１端子と、前記第４スイッチに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　前記複数のサブ駆動回路の前記第３トランジスタをダイオード接続する第６スイッチと、
　前記複数のサブ駆動回路の前記ダイオード接続された前記第３トランジスタと、前記電流源と接続する第７スイッチと
　を備えた項目１２に記載の駆動回路。
［項目１４］
　前記第４スイッチと前記第５スイッチをオンして前記第１容量をプリチャージし、
　前記第５スイッチをオフにして、前記第１容量を放電して前記基準電流を生成し、
　前記第４スイッチをオフにし、前記検出回路を一定期間動作させ、
　前記第６スイッチ及び前記第７スイッチをオンにして、前記基準電流を前記サブ駆動回路にサンプリングする
　項目１３に記載の駆動回路。
［項目１５］
　前記第１トランジスタがオフである期間に、前記設定回路は前記映像信号線を前記第１電圧にプリチャージし、前記調整回路は前記映像信号線を前記第２電圧に調整する
　項目１～１４のいずれか一項に記載の駆動回路。
［項目１６］
　前記第１トランジスタがオフである期間は、前記第１トランジスタを含む画素回路が非発光の期間であるブランキング期間である
　項目１５に記載の駆動回路。
［項目１７］
　映像信号を供給する映像信号線と、
　前記映像信号線に接続され、映像信号線の電圧をサンプリングする第１トランジスタを含む画素回路と、
　前記映像信号線を第１電圧にプリチャージする設定回路と、前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、を含む駆動回路と、
　前記第１トランジスタのオン及びオフを制御する走査回路と、
　を備えた表示装置。
［項目１８］
　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージし、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する
　駆動方法。

１０：水平駆動回路
２０：駆動走査回路
２４：発光制御トランジスタ
２６：補助容量
２５：保持容量
３０：発光素子
３４：共通電源線
６０：書き込み走査回路
１０１：電流駆動回路
１０２：駆動回路
１０４：設定回路
１０３：画素回路（画素）
１０５：調整回路
１０３Ｒ、１０３Ｂ、１０３Ｇ：サブ画素
１１１：電圧制御電流源回路（ＯＴＡ）
１１２：映像信号線
１２１、１２２、１２４、１２５：トランジスタ
１２３：電流源
１２６：容量
１３２：スイッチ
１４２：位相比較器
１４３：チャージポンプ
１４６：アップサイドスイッチ
１４７：ダウンサイドスイッチ
１５１：差増増幅回路
１５２：逐次比較回路
１５３：ＤＡＣ
１５４：トランジスタ
１６０：電流生成回路
１０２Ｒ、１０２Ｂ、１０２Ｇ：サブ駆動回路
１０３Ｒ、１０３Ｂ、１０３Ｇ：サブ画素
１６１Ｒ：トランジスタ
１６２Ｒ：容量
１１００：シフトレジスタ
１１０１：第１ラッチ回路
１１０２：第２ラッチ回路
１１０４：同期カウンタ
１１０３：デジタルコンパレータ
１１０５：ＰＷＭ生成回路
１１０６：レベルシフタ
Ｖｏｕｔ：出力端子、出力電圧
ＶＲＥＦ：基準端子、基準電圧
ＩＡ：出力電流源
ＷＳＴｒ：サンプリングトランジスタ
ＤｒＴｒ：駆動トランジスタ
Ｃｓ：容量
Ｃｈ：ホールド容量
Ｃｄｕｍ：ダミー容量
ＰＷＭ、ＰＣＨＧ、ＣＡＬ、ＩＮＩ、ＣＳ、ＣＡＬＰＲＣＨＧ、ＷＲＴ＿Ｒ、ＷＲＴ＿Ｂ、ＷＲＴ＿Ｇ、ＷＲＴ＿Ｒ１、ＷＲＴ＿Ｂ１、ＷＲＴ＿Ｇ１、ＷＲＴ＿Ｒ２、ＷＲＴ＿Ｂ２、ＷＲＴ＿Ｇ２、ＰＲＯＧ、ＳＩＧ＿ＶＯＦＳ：スイッチ

Claims

　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージする設定回路と、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、
　を備えた駆動回路。
　前記設定回路は、
　前記映像信号線を前記第１電圧に接続する第１スイッチを備え
　前記調整回路は、
　第２トランジスタである電流源と、
　前記映像信号線と前記電流源との間を接続する第２スイッチと、
　を備えた請求項１に記載の駆動回路。
　前記第２電圧に接続される第１端子と、前記映像信号線に接続される第２端子とを有し、前記第２電圧と前記映像信号線の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　を備えた請求項２に記載の駆動回路。
　前記検出回路は、前記第２電圧と前記映像信号線の電圧との差分に応じた電流を生成する増幅器を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含む、
　請求項３に記載の駆動回路。
　前記第１端子と前記第２端子との間を接続する第３スイッチを備え、
　前記調整回路は、前記増幅器の動作前に、前記第３スイッチを一定期間オンにする
　請求項４に記載の駆動回路。
　前記検出回路は、前記映像信号線の電圧が前記第２電圧になるタイミングを検出する比較器と、前記タイミングと前記第２電圧に応じたタイミングとの差を検出する位相比較器と、
　前記差に応じた電流を生成するチャージポンプと、を含み、
　前記保持回路は、前記電流に応じた電荷を蓄積する容量を含む、
　請求項３に記載の駆動回路。
　前記検出回路は、前記第２電圧と前記映像信号線の電圧との前記差分をデジタル信号に変換する変換回路を含み、
　前記保持回路は、前記デジタル信号に応じた電圧を前記制御端子に供給するデジタルアナログ変換器を含む
　請求項３に記載の駆動回路。
　前記第１電圧は、最大階調又は最小階調に対応する電圧である
　請求項１に記載の駆動回路。
　前記第２電圧は、前記第１トランジスタを含む画素回路に表示させる階調に対応する電圧である
　請求項１に記載の駆動回路。
　前記第２電圧は、前記第１トランジスタを含む画素回路における発光素子の駆動用の第２トランジスタの閾値電圧を補正するオフセット電圧である
　請求項１に記載の駆動回路。
　前記第１トランジスタをオンし、前記オフセット電圧に設定された前記映像信号線の電圧を、前記画素回路内のノードに供給する走査回路を備え、
　前記設定回路は、前記画素回路に前記オフセット電圧が供給された後、前記映像信号線を前記第１電圧にプリチャージし、
　前記調整回路は、前記第１電圧にプリチャージされた前記映像信号線を、階調に対応する電圧に応じた時間の間、充電又は放電することにより、前記映像信号線を、前記階調に対応する電圧に調整し、
　前記走査回路は、前記第１トランジスタをオンすることにより、前記映像信号線の電圧を前記画素回路内のノードに供給する
　請求項１０に記載の駆動回路。
　前記設定回路及び前記調整回路を含む複数のサブ駆動回路と、
　基準電流を生成する電流生成回路と、を備え、
　前記複数のサブ駆動回路は、複数の前記映像信号線に接続され、
　前記複数のサブ駆動回路の前記調整回路は、基準電流をサンプリングする第３トランジスタを備え、
　前記複数のサブ駆動回路の前記調整回路は、前記第３トランジスタによりサンプリングされた電流により、前記設定回路によりプリチャージされた前記映像信号線を充電又は放電する
　請求項１に記載の駆動回路。
　前記電流生成回路は、
　第３電圧に接続される第１容量と、
　第４トランジスタである電流源と、
　前記第１容量と前記電流源との間を接続する第４スイッチと、
　前記第１容量の両端を接続する第５スイッチと
　第４電圧に接続される第１端子と、前記第４スイッチに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との差分を検出する検出回路と、
　前記差分に応じた電圧を保持し、前記電圧を前記電流源の制御端子に供給する保持回路と、
　前記複数のサブ駆動回路の前記第３トランジスタをダイオード接続する第６スイッチと、
　前記複数のサブ駆動回路の前記ダイオード接続された前記第３トランジスタと、前記電流源と接続する第７スイッチと
　を備えた請求項１２に記載の駆動回路。
　前記第４スイッチと前記第５スイッチをオンして前記第１容量をプリチャージし、
　前記第５スイッチをオフにして、前記第１容量を放電して前記基準電流を生成し、
　前記第４スイッチをオフにし、前記検出回路を一定期間動作させ、
　前記第６スイッチ及び前記第７スイッチをオンにして、前記基準電流を前記サブ駆動回路にサンプリングする
　請求項１３に記載の駆動回路。
　前記第１トランジスタがオフである期間に、前記設定回路は前記映像信号線を前記第１電圧にプリチャージし、前記調整回路は前記映像信号線を前記第２電圧に調整する
　請求項１に記載の駆動回路。
　前記第１トランジスタがオフである期間は、前記第１トランジスタを含む画素回路が非発光の期間であるブランキング期間である
　請求項１５に記載の駆動回路。
　映像信号を供給する映像信号線と、
　前記映像信号線に接続され、映像信号線の電圧をサンプリングする第１トランジスタを含む画素回路と、
　前記映像信号線を第１電圧にプリチャージする設定回路と、前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する調整回路と、を含む駆動回路と、
　前記第１トランジスタのオン及びオフを制御する走査回路と、
　を備えた表示装置。
　映像信号線の電圧をサンプリングする第１トランジスタに接続された前記映像信号線を第１電圧にプリチャージし、
　前記第１電圧にプリチャージされた前記映像信号線を、前記映像信号線に設定する第２電圧に対応する時間の間、充電又は放電することにより、前記映像信号線の電圧を調整する
　駆動方法。