CN102281073B - 二级数字模拟转换器与液晶显示器源极驱动器 - Google Patents

二级数字模拟转换器与液晶显示器源极驱动器 Download PDF

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Abstract

本发明提供一种二级数字模拟转换器与液晶显示器源级驱动器。源级驱动器包含二级数字模拟转换器。此二级数字模拟转换器是根据M位数字输入码来输出模拟电压。源级驱动器包含1位串行电荷重布数字模拟转换器和电压选择器。1位串行电荷重布数字模拟转换器具有可接收高参考电压的高参考电压输入节点以及可接收低参考电压的低参考电压输入节点。电压选择器是根据M位数字输入码的至少一部分来将高参考电压和低参考电压设定至选定电压。

Description

二级数字模拟转换器与液晶显示器源极驱动器
技术领域
本发明一般是有关于一种液晶显示器的源级驱动器，特别是有关于一种应用数字模拟转换器的液晶显示器源级驱动器。
背景技术
现今的高级电子产品，例如高分辨率电视(High Definition Television；HDTV)，在电子科技方面有越来越多的需求。例如，客户对于可显示具有更多自然色彩的影像的高分辨率电视有需求。用来驱动液晶显示器(LCD)的像素阵列的典型液晶显示装置驱动器是使用数字模拟转换器(Digital to AnalogConverter；DAC)来将代表电压位准的数字码转换为相应的模拟输出。例如，利用4个位来表示16个二进制数，以代表数字模拟转换器的输出。实际的模拟输出电压Vout是与输入位数量成比例，且可以此输入位数量的倍数来表示。当数字模拟转换器的参考电压Vref为一常数时，输出电压Vout只具有一个离散的值，例如16个可能电压位准的一者，以至于数字模拟转换器的输出并非真的是一个模拟值。然而，可能的输入值的数量可通过增加输入数据的位数量来增加。在输出范围内，较大的可能输出值的数量可降低数字模拟转换器的输出值之间的差值。
很明显的是，当DAC输入包含相对大量的位数，此DAC提供相对高分辨率的输出。然而，此DAC所消耗的电路面积和分辨率成正比。增加一位的分辨率会使DAC中的译码器的面积加倍。
液晶显示器源极驱动器所使用的已知R型(电阻串)DAC结构的范例是如图1所示。更具体的是，图1是绘示6位DAC结构。此DAC结构具有耦合于参考电压V0至V8间的电阻串。一个电阻组合是基于6位数字输入D0至D5来被选择，因此电压也基于6位数字输入D0至D5来被选择。运算放大器被提供来增加驱动器电流。此6位DAC结构需要64个电阻、64条信号线与一个64x1译码器。使用此标准结构来制造一个8位DAC将需要增加4倍大的面积，例如：256个电阻、256条信号线和一个256x1译码器。使用此标准结构来制造一个10位DAC将需要增加4倍大的面积，例如：1024个电阻、1024条信号线和一个1024x1译码器。因此，此10位DAC将消耗比被比较的6位DAC多16倍的晶粒或芯片面积。已知的DAC结构占晶粒或晶片面积的30％。随着愈来愈高的分辨率(例如：10位和10位以上的分辨率)，以达成这些分辨率所需的尺寸增加是无法令人接受的。
因此，需要一种使用于高分辨率液晶显示器源极驱动器的新颖DAC结构。
发明内容
本发明的一方面是在提供一种二级DAC与液晶显示器源级驱动器，用以解决已知技术的缺点。
根据本发明的一实施例，此二级DAC包含1位串行电荷重布DAC(one-bitserial charge redistribution digital-to-analog converter)和电压选择器。1位串行电荷重布DAC具有接收高参考电压的高参考电压输入节点和接收低参考电压的低参考电压输入节点。电压选择器是根据M位数字输入码的至少一部分来将高参考电压和低参考电压设定至选定电压。
根据本发明的另一实施例，此液晶显示器源极驱动器包含二级DAC，用以根据M位数字输入码来输出模拟电压，此二级DAC包含1位串行电荷重新分配DAC、电压选择器以及伽玛校正扩充和决定逻辑。1位串行电荷重布DAC具有用以接收高参考电压的高参考电压输入节点和用以接收低参考电压的低参考电压输入节点。电压选择器是根据M位数字输入码来将高参考电压和低参考电压设定至多个选定准位。伽玛校正扩充和决定逻辑是用以根据M位数字输入码来透过码扩充完成伽玛校正。
根据本发明的又一实施例，此液晶显示器源极驱动器包含二级DAC。此二级DAC是用以根据M位数字输入码来输出模拟电压。此二级DAC包含1位串行电荷重新分配DAC、电压选择器以及伽玛校正扩充和决定逻辑。1位串行电荷重新分配DAC具有接收高参考电压的高参考电压输入节点和接收低参考电压的低参考电压输入节点。电压选择器是设置来从多个相邻参考电压对中选定一个相邻参考电压对，以获得高参考电压和低参考电压。这些相邻参考电压对包含Y个相邻参考电压对，且电压选择器是根据M位数字输入码的X个最高有效位来选定相邻参考电压对，其中X等于log2Y。伽玛校正扩充和决定逻辑是根据M位数字输入码来透过码扩充完成伽玛校正。伽玛校正扩充和决定逻辑是由M位数字输入码的Z个最低有效位中提供一扩充码，其中Z等于M-X。1位串行电荷重布数字模拟转换器是根据扩充码的位控制信号串行来工作，在此位控制信号串行中，最低有效位先被提供。
本发明的实施例所提供的DAC架构可显著地减少高分辨率DAC架构的DAC的面积，例如使用于DAC源极驱动器的DAC架构。例如，可相信的是，对于10位DAC架构而言，相比于使用已知DAC架构来完成的10位DAC，此处揭露的DAC架构至少减少50％面积。此DAC架构十分适合高速、大面板和高分辨率显示。
附图说明
为让本发明的上述和其它目的、特征、和优点能更明显易懂，上文特举一较佳实施例，并配合所附附图，作详细说明如下：
图1是绘示应用已知具有6位分辨率的电阻串数字模拟转换器架构的源极驱动器的电路图；
图2是绘示液晶显示器源极驱动器的已知设计，而图3是较为详细地绘示图2的液晶显示器源极驱动器的数字模拟转换器；
图4是绘示根据本发明一实施例的10位数字模拟转换器的架构，而图4A是绘示图4的数字模拟转换器架构的连续操作图表；
图4B是绘示列出在图4A所绘示的每一操作后的数字模拟转换器架构的输出电压的图表；
图5是绘示根据本发明另一实施例的10位数字模拟转换器架构，而图5A是绘示图5的数字模拟转换器架构的连续操作的图表；
图6是绘示根据本发明另一实施例的10位数字模拟转换器的架构，而图6A是绘示图6的数字模拟转换器架构的连续操作的图表；
图7是绘示具有内建偏移消除的图4的10位数字模拟转换器架构的实施例，而图7A是绘示图7的数字模拟转换器架构的连续操作的图表；
图8是绘示具有内建偏移消除的图5的10位数字模拟转换器架构的实施例，而图8A是绘示图8的数字模拟转换器架构的连续操作的图表；
图9是绘示具有内建偏移消除的图6的10位数字模拟转换器架构的实施例，而图9A是绘示图9的数字模拟转换器架构的连续操作的图表；
图10是绘示源极驱动器的转移曲线的非线性范例；
图11是绘示根据本发明一实施例的数字模拟转换器的伽玛校正操作；
图12是绘示具有被修改的参考电压选择器的图8的10位数字模拟转换器架构的实施例；
图13是绘示应用1位管线的10位数字模拟转换器架构的实施例，而图13A是绘示图10的数字模拟转换器架构的连续操作的图表；
图13B为数字模拟转换器架构的输出电压的图表，此图表所表列的输出电压为数字模拟转换器架构在如图13所绘示的每个操作后的输出电压；
图14是绘示具有内建偏移消除的图13的10位数字模拟转换器架构的实施例，而图14A是绘示图14的数字模拟转换器架构的连续操作的图表。
【主要组件符号说明】
10：源极驱动器            12：移位寄存器
14：取样寄存器            16：保持寄存器
18：数据锁存器            20：移位寄存器
22：数字模拟转换器        22a：DAC结构
22b：DAC结构              24：参考电压产生器
25：解多任务器            26：输出电路
26a：运算放大器           26b：运算放大器
100：DAC结构              100A：DAC结构
100B：DAC结构             102：运算放大器
104：电荷重布电路         104A：电荷重布电路
105：电容充电节点         106：电压选择器
106A：电压选择器          107：电容充电节点
108：第一译码器           109：电荷收集节点
110：寄存器               111：节点
112：码扩充和决定逻辑     112A：码扩充与决定逻辑
112B：码扩充与决定逻辑    112C：码扩充与决定逻辑
114：第二译码器           114A：第二译码器
114B：第二译码器         114C：第二译码器
116A：寄存器             116B：寄存器
116C：寄存器             200：DAC结构
200A：DAC结构            200B：DAC结构
200C：DAC结构            300：DAC结构
302：运算放大器          304：电荷重布电路
304A：电荷重布电路       305：电容充电节点
306：电压选择器          307：电容充电节点
308：译码器              309：电荷收集节点
310：寄存器              311：节点
312：码扩充与决定逻辑    316：寄存器
400：DAC结构             C1、C2、C3、C4：电容
D0～D5：数字输入         GMA0～GMA3：伽玛区域
HV：高电压               LV：低电压
POL：极性控制信号        R1～R64：电阻
SH、开关            SL和
Figure BSA00000475895800052
开关
S1、S2、S3、S4：开关      
Figure BSA00000475895800053
开关
MV：中间电压              V0～V9：参考电压
VH：高参考电压            VSS：低电源供应电压
VL：低参考电压            VCOM：共模电压
VDD：高电源供应电压       Vout：输出电压
VDD_P、VDD_N：电源        V1_N：伽玛电压
V64_N：伽玛电压           V64_P：伽玛电压
Y1～Y720：模拟输出
具体实施方式
例示性实施例中的叙述应连同附加的附图一起阅读，这些附加的附图应被考虑为整体说明的一部份。相对用语是为了说明方便而使用且不需要在特定方向上来操作或建构装置。关于沟通、耦接及诸如此类的用语，例如“连接”和“内连接”，是指特征与另一特征直接或间接地透过居中的装置来沟通，除非另有特别的叙述。
主动阵列型液晶显示器(以下将称为LCD)为此领域所熟知和描述的技术，例如：库马答(Kumada)等人的美国专利前案第7,176,869号，在此将其并入本案以为参考。此LCD有栅极驱动器、源极驱动器以及控制电路，其中栅极驱动器是作为扫描信号驱动器，用以供应扫描信号于选择像素期间；源极驱动器是作为数据信号驱动器，用以供应数据信号至液晶显示器；控制电路是用以控制栅极驱动器和源极驱动器的时脉。除了此处所描述的源极驱动器的改善，这些组件是为此领域所熟知且不需在此处详细描述。
在液晶显示器中，图形数据是经由控制电路传送至源极驱动器，其中图形数据信号是由数字转换为模拟且作为驱动电压供应至液晶显示器。连接至源极驱动器的参考电压产生电路产生一电压，此电压作为图形数据信号的数字转模拟的参考。
图2为一已知液晶显示器源极驱动器10的概要示意图。此源极驱动器10包含以低电压(LV)技术来实现的数字部分。此部分包含移位寄存器(shiftregister)12、取样寄存器(sample register)14、保持寄存器(hold register)16与数据锁存器(data latch)18。此以高电压或电压来实现的模拟部分包含位准转换器20、DAC22、参考电压产生器24和输出电路26，此输出电路26可包含如图3所示的运算放大器。驱动器10的输出是绘示为具有720个模拟输出Y1至Y720，每一个输出对应至液晶显示器的每一条线。
图3是绘示DAC22与图2的源极线驱动器10的输出电路26的一形式的详细示意图，其包含由NMOS构成的DAC(N_DAC)、由PMOS构成的DAC(P_DAC)、具有NMOS输入对的运算放大器(N_OPA)、具有PMOS输入对的运算放大器(P_OPA)，其中VDD_P是代表DAC结构22b的电源；VDD_N是代表DAC结构22a的电源；V1_N是代表DAC结构22a的第1个伽玛电压；V64_N是代表DAC结构22a的第64个伽玛电压；V1_P是代表DAC结构22b的第1个伽玛电压；V64_P是代表DAC结构22b的第64个伽玛电压；MV是代表中间电压；HV是代表高电压。此DAC和输出电路架构是典型地被建构为差动架构，此DAC和输出电路架构分别包含基于交替的NMOS和PMOS的DAC结构22a、22b，以及分别包含交替的PMOS和NMOS输入运算放大器26a、26b。然而，熟知此项设计的人们可了解，轨对轨运算放大器输出电路结构可被使用来替代差动结构。在液晶显示器中有许多驱动器。例如：高分辨率电视1920x1080，有8个驱动器在显示器(1920x3(RGB)/720)中。绘示于图2和图3的液晶显示器源极驱动器的操作与它的组件为此领域技术人员所熟知。因此，这些组件的详细描述并不需要，也不用提供，以避免混淆本发明中使用于液晶显示器驱动器的改善的DAC的相关说明。
此处绘示的改善的DAC将此DAC的功能分为二级。第一级是提供大致对应至M位数字输入码的粗略输出电压范围，而第二级是使用2位串行电荷重布DAC，以提供精确目标电压于粗略范围内。伽玛校正和偏移消除可建立于DAC结构中。由以下描述可明显得知，此DAC结构可提供显著的面积节省来达成高速、大面板、高解度的设计。
图4是绘示高分辨率DAC结构100的第一实施例，且图4A是绘示此DAC执行的操作步骤，此操作步骤由M位数字输入码产生模拟电压Vout。更具体而言，图4是绘示10位DAC结构100的实施例。当10位实施例被绘示后，可理解的是，由10位实施例所绘示的通则是相等适用于高分辨率的DAC结构(例如：11位和更高位的设计)，甚至可相等适用于低分辨率的DAC结构(9位和低等设计)，如果需要如此应用的话。
10位DAC结构100包含输出运算放大器102，其被提供来达成电流增益目的。运算放大器102的输出(Vout)是回馈至运算放大器102的负输入端。运算放大器102的正输入端耦接至串行电荷重布DAC104的输出，具体而言是2位串行电荷重布DAC，其于以下来更详细讨论。此串行电荷重布DAC104具有高参考电压和低参考电压输入，以接受由参考电压VH和VL和构成的参考电压对，其定义出一粗略电压范围。电压选择器电路106提供参考电压VH和VL，在绘示的实施例中，参考电压VH和VL为一相邻电压对，此相邻电压对为电压选择器106从跨越参考电压V1至V9的多个相邻电压对中选择得来。范围由最低有效位(LSB)d0至最高有效位(MSB)d9的10位输入码被提供至码扩充(Code Expanding)和决定逻辑112。假设电压选择器106于Y个相邻电压对间进行选择，则码扩充和决定逻辑112会由10位输入码中抽出log2Y个最高有效位。例如：如果图4的实施例中有8个电压对由V1至V9(例如：V1/V2、V2/V3、V3/V4、V4/V5、V5/V6、V6/V7、V7/V8、V8/V9)，接着，码扩充和决定逻辑112由10位输入码中抽出3个最高有效位(d9、d8、d7)，以用来选择一相邻电压对。码扩充和决定逻辑112提供此3个位至寄存器，例如寄存器110。此3个最高有效位被提供至第一译码器108，第一译码器108是将此3个最高有效位译码为控制信号来控制电压选择器106，以输出8个可能的VL和VH对中的一者，其中此8个可能的VL和VH对是对应至输入到译码器108的3位输入码。例如：如果[d9 d8 d7]为[1 1 1]，则VL/VH对为V8/V9，且如果[d9 d8 d7]为[0 0 0]，则VL/VH对为V1/V2。借着以VL和VH来代表的粗略电压范围，2位串行电荷重布DAC104可用来输出位于VL至VH范围中的特定电压准位，如以下所述，其中此VL至VH范围是对应至10位输入码。
图4绘示一实施例描述N＝1的实施例。亦即码扩充和决定逻辑112将此10位数字输入码扩充1位。在此绘示实施例中，使用此扩充位作为填补字符(filler)或填充位(padding bit)于10位数字输入码的最低有效位后。此位被设定至一默认值“0”。此7个最低有效位(d6至d0)和一个填补字符或填充位总共8位，码扩充和决定逻辑112提供此8位至第二寄存器116。当码扩充和决定逻辑112提供偶数个最低有效位数，例如：8位最低有效位于11位数字输入码的实施例中，考虑N＝0的实施例。其中填充位一直被设为0，没有伽玛校正(以下叙述)经由此10位结构所提供的码扩充和决定逻辑来进行。在具有伽玛校正的N＝1实施例中，此扩充位可通过逻辑112来动态设定为“0”或“1”。
提供此8位码(d6 d5 d4 d3 d2 d1 d0 0)至寄存器116。寄存器116被控制来以2位组合[dH dL]序列的方式连续地/串行地提供所储存的8位码至第二译码器114，此2位组合[dH dL]序列的方式是从8位码的最低有效位开始，例如：组合[d0 0]为第一，接着[d2 d1]为第二，然后[d4 d3]为第三以及最终组合[d6 d5]为最后。这些码的组合是被第二译码器114所使用，以控制此2位串行电荷重布DAC104。
2位串行电荷重布DAC104是操作来选择介于VL至VH范围的电压，以提供输出至运算放大器102。此电荷重布DAC104包含终端电容C3，此终端电容C3是连接于低参考电压节点和电荷收集节点109之间，此电荷收集节点耦接至运算放大器102的正输入端，和一对二进制加权电容C1、C2，每一电容具有亦耦接至低参考电压节点的第一端部与分别耦接至第一电容充电节点105和第二电容充电节点107的多个第二端部。在充电周期间，电容C1的第二端部是经由第一开关电路来选择性的耦接至低参考电压VL或高参考电压VH，此第一开关电路包含一个开关S1和一对互补开关SH和
Figure BSA00000475895800091
在充电周期间，电容C2的第二端部是经由第二开关电路来选择性的耦接至低参考电压VL或高参考电压VH，此第二开关电路包含开关S1和一对互补开关SL和互补开关SH和
Figure BSA00000475895800093
和互补开关SL和
Figure BSA00000475895800094
是由第二译码器114的输出所控制。
在电荷重布周期中，第一电容充电节点105是经由开关S2来耦接至电荷收集节点109，而第二电容充电节点107是经由第二开关S2来耦接至电荷收集节点109。为了在重置操作期间来重置电容，开关S3是耦接于低参考电压节点和电荷重布节点109之间。开关S1、S2和S3可以多种方式来控制，例如通过时脉控制器发出的时脉信号来控制。
对单个2位组合[dH dL]而言，当dH为1时，则开关SH为关闭状态且开关
Figure BSA00000475895800095
为开启状态，而当dH为0时，则开关SH为开启状态且开关
Figure BSA00000475895800096
为关闭状态。类似地，当dL为1时，开关SL为关闭状态且开关
Figure BSA00000475895800097
为开启状态，而当dL为0时，开关SL为开启状态且开关
Figure BSA00000475895800098
为关闭状态。
电容C2和C3有电容值C且电容C1有电容值2C。明显的是，电容内的电荷量为电容的电容值的倍数。所以，假设例如C1和C2二者皆同时充电，电容C1内的电荷量为电容C2内的电荷量的二倍。
串行电荷重布DAC104的操作是通过图4A的辅助来被绘示。
在步骤1，开关S1为开启状态且开关S2和S3皆为关闭状态。当每一电容的两电极皆耦接至电压VL时，此步骤将跨在电容C1、C2和C3上的电压重置至0V。在步骤1后，开关S3被开启且维持开启状态直到此程序再进行一次，而此时需要再重置电容C3。
在步骤2，为了充电电容C1和C2，开关S1为关闭状态，而开关S2为开启状态。第一2位组合[dH dL]，例如：由寄存器116提供的[d0 0]，被第二译码器114用来控制开关SH、
Figure BSA00000475895800099
SL和
Figure BSA000004758958000910
如果dH为1，则SH为关闭状态，
Figure BSA000004758958000911
为开启状态且电容C1是耦接于VH和VL间以进行充电。如果dH为0，则SH为开启状态，
Figure BSA000004758958000912
为关闭状态且电容C1是耦接至VL和VL间且未被充电。如果dL为1，则SL为关闭状态，为开启状态且电容C2是耦接至VH和VL间，以进行充电。如果dL为0，则SL为开启状态，
Figure BSA000004758958000914
为关闭状态且电容C2是耦接至VL和VL间，其意味着电容C2未被充电。
在步骤3，为了在电容C1、C2和终端/收集电容C3之间，分配任何建立于电容C1和C2中的电荷，以及分配电容C3的残留电荷(在此点上是没有残留电荷)，开关S1为开启状态而开关S2为关闭状态具体而言，关闭状态的开关S2是将电容C1、C2和C3并联于电荷收集节点109和低参考电压节点间。分配此电路中的总电荷，以使每一电容的电荷与其电容量成比例。亦即，电容C1具有总电荷(Qtotal)一半的电荷量，而电容C2和C3的每一者有四分之一的总电荷量，此是因为总电容值为4C。分配至电容C3的电荷导致输出节点有一等于VL+VC3的电压。电压VC3是等于(Qtotal)/4C。在每一电荷重布相位/周期期间，将此电路四分之一的总电荷分配至电容C3。在此步骤后，输出节点电压是等于(2d0+0)/4*(VH-VL)+VL。在此步骤，寄存器116亦加载下2位组合[d2 d1]至第二译码器114，以准备接下来的电容充电相位/周期。
步骤4是以和步骤2相同的方法以及只以开关SH、
Figure BSA00000475895800101
SL、
Figure BSA00000475895800102
来操作，其中开关SH、
Figure BSA00000475895800103
SL、
Figure BSA00000475895800104
是受到第二例的连续2位码，例如：组合[d2d1]的控制。根据[d2 d1]的值，步骤4可增加电荷至已存在于电容C1和C2的电荷上。在步骤5，电容C1、C2和C3是于低参考电压节点和节点109间再度被并联连接。电路中的总电荷包含电容C3中的残留电荷(在步骤3结束时)加上电容C1和C2的总电荷(例如：这些电容于步骤3结束时的残留电荷加上步骤4中加到电容的任何电荷)。此全部总电荷再一次按比例重新分配至3个电容。此导致除以4的残留电压留在电容C3中。此输出节点的电压是再次相等于VL+VC3。在步骤5后，VL+VC3是相等于电容C3中的总电荷除以电容C1/C2/C3的总组合电容值4C的值。在步骤5后，此输出节点电压是相等于：(2d2+d1+0.5d0)/4*(VH-VL)+VL。
步骤6到步骤9应该可由上述步骤2到步骤5的说明明显得知。每一阶段在节点109上所对应造成的电压是绘示于图4B。如图4B所绘示，此时输出节点的电压为1/128(64d6+32d5+16d4+8d3+4d2+2d1+d0)*(VH-VL)+VL。亦即，此电压可为VL(如果提供至寄存器116的8个位码为0)至VL+127/128(VH-VL)(如果提供至寄存器116的最高7个有效位码为1且填充位为0)之间的任一个值。
2位串行电荷重布DAC结构提供符合下述求和公式的输出电压，其中“n”和“i”代表差分变量，且其中当i＝1时di代表d1，如果i＝2时di代表d2等。
V L + ( V H - V L ) * Σ i = 0 n ( 2 i di ) * 2 - ( n + 1 )
虽然此处所描述的串行电荷重布DAC结构为2位串行电荷重布DAC，可理解的是，当需要兼容高阶分辨率时，此结构可被升级。例如：3位串行电荷重布DAC可有额外的电容量4C的二进制加权电容，此电容以和电容C1与电容C2相同的方式来耦接且通过各个开关电路控制。译码器114可被设定来作为3位译码器且寄存器116A将提供3位组合而不是2位组合。
图5和图5A分别绘示另一DAC架构100A和其连续操作。架构100A的各方面和架构100相同，除了N＝2以外。亦即，此10位输入码的剩余7个最低有效位是借着增加2个额外位d00和d01来扩充至9位。码扩充和决定逻辑112A决定这些二位的值，如以下所详细描述，且由原本输入码提供七位d6至d0和额外位d00和d01至寄存器116A。接着，寄存器116A提供由9位码推导得到的2位组合至第二译码器114A，此9位码是以2位组合[dH dL]的方式来由码扩充和决定逻辑112A连续提供，首先为最低有效位，并以上述与图4相关的方式来控制开关SH、
Figure BSA00000475895800111
SL、亦即，寄存器116先提供[d00 0]，dL位置中的“0”为填充位；接着[d0 d01]；接着[d2 d1]；接着[d4 d3]；而最后为[d6 d5]。
图5的电荷重布电路104是和图4的对应的电路结构性地相同。唯一操作上的差异为增加如图5A所示的额外的电荷和重新分配步骤10和11，以及增加各个步骤中所使用的各个位组合，例如：图5A以[dH dL]位组合[d00 0]开始而不是如图4A所示的[d0 0]。
图6和图6A分别绘示另一DAC架构100B和其连续操作。架构100B各方面和架构100和100A相似，除了N＝3以外。亦即，此10位码的剰余7位最低有效位是通过增加3个额外位d00、d01、d02来扩充至10位。码扩充和决定逻辑112B决定此三个位值，如以下所详细描述，且由原本的10位输入码提供7位d6至d0和此三个额外位d00、d01、d02至寄存器116B。接着，寄存器116B提供由10位码推导的2位组合至第二译码器114B，此10位码是以2位组合[dH dL]的方式由码扩充和决定逻辑112B连续提供且，首先为最低有效位，并以上述与图4和图5相关的方式来控制开关SH、
Figure BSA00000475895800113
SL和
Figure BSA00000475895800114
亦即，寄存器116B先提供[d01 00]；接着[d0 d02]；接着[d2 d1]；接着[d4 d3]；和最后[d6 d5]。值得注意的是，此实施例中不需要填充位“0”。
图6的电荷重布电路104是和图4和图5的对应电路结构性地相同。此唯一的操作差异可在绘示于图5A的步骤1至步骤4中被发现，此操作差异使用图6的最先2个2位码而不是图5的最先2个2位码。
图7至图9是绘示图4至图6中所绘示的DAC架构的实施例，但此架构被加以改良以提供偏移补偿。这些架构的改良操作是分别绘示于有关的图7A、图8A和图9A。除非另有说明，这些DAC结构的操作和结构是分别和图4至图6与图4A至图6A相似。图7绘示DAC结构200和图7A绘示顺序步骤，此顺序步骤绘示图7的DAC结构的操作。此DAC结构200是相同于图4的DAC架构100，除了电荷重布电路104A以外。相较于电荷重布电路104，电荷重布电路104A包含：耦接于节点109和运算放大器102的正输入端间的额外开关S2；耦接于运算放大器102的输出和节点111间的额外开关S2；耦接于节点109和节点111间的开关S4；耦接于节点111和运算放大器102的正输入端的第四电容C4。这些额外组件是操作来补偿任何偏移电压，此偏移电压可能为运算放大器102原有的。
现请参照图7A，图7A的步骤1至步骤9是相同于以上所描述的与图4A相关的步骤1至步骤9。亦即，执行步骤1至步骤9以充电电容C3至所需的电压，此所需电压与较低的电压VL相加。在执行步骤9后，此电压(VL+VC3)为图7的节点109的电压。值得注意的是，对步骤1至步骤9而言，开关S4为开启状态，意指电容C4未连接至节点109。在步骤2、步骤4、步骤6和步骤8期间，所增加的第三和第四开关S2为开启状态。当电容C1和C2在充电时，增加的第三和第四开关S2会将电容C4由电路断开。然而，在重新分配步骤3、5、7和9期间，触发这些额外的开关S2，以将节点109耦接至运算放大器的正输入端，且创造从运算放大器102的输出经由电容C4至运算放大器102的正输入端的回馈路径。此连接方式是储存运算放大器102的偏移电压(VOS)至电容C4。在此步骤中，运算放大器102的输出电压是相等于节点109的电压减运算放大器102的偏移电压(VOS)。图7A绘示额外步骤S10，此步骤在电容C3完全充电(步骤9)后执行。步骤10为偏移消除步骤。在步骤10，只有触发开关S4，以经由节点111和电容C4来将节点109连接至运算放大器102的正输入端。值得注意的是，跨越电容C4的电压代表运算放大器102的偏移电压(VOS)。将此偏移电压加至节点109以补偿运算放大器102所提供的偏移。因此，运算放大器102的输出电压Vout更加紧密匹配于节点109的电压。亦即，运算放大器102的输出电压Vout等于：节点109的电压(V109)+VOS-VOS，例如V109。
图8绘示另一DAC结构200A且图8A绘示一连续步骤，此连续步骤是绘示图8的DAC结构200A的操作。此DAC结构200A是相似于图5的DAC结构100A，除了使用上述与图7有关的改良的2位串行电荷重布DAC结构104A。如以上所提到的，此改良的电荷重布DAC104A有内建偏移消除。现请参照图8A，图8A的步骤1至步骤11是相似于上述与图5A相关的步骤1至步骤11。亦即，执行步骤1至步骤11以充电电容C3至所需的电压，此所需电压是与较低电压VL相加。此电压(VL+VC3)是为图8的节点109的电压，在执行步骤11后。用以执行偏移消除的步骤12的操作是和以上描述的图7A的步骤10的操作相同。
图9绘示又一DAC结构200B，而图9A绘示连续步骤，此连续步骤绘示图9的DAC结构200B的操作。此DAC结构200B是相同于图6的DAC结构100B，除了使用与上述图7A相关的改良的2位串行电荷重布DAC结构104A。请参照图9A，图9A的步骤1至步骤11是和以上描述相关图6A的步骤1至步骤11相同。亦即，执行步骤1至步骤11以充电电容C3至所需的电压，此所需电压是与较低电压VL相加。在执行步骤11后，此电压(VL+VC3)为图9的节点111的电压。用以执行偏移消除的步骤12的操作是和以上描述的图7A的步骤10的操作相似。
图12绘示另一DAC结构200C，其相似于图8A的DAC结构200A，其为具有内建偏移消除且N＝2的10位DAC。此DAC结构200A相似于图8A的DAC结构200A，除了移除译码器108和寄存器110；将改良的电压选择器106A取代电压选择器106；利用码扩充与决定逻辑112C来取代扩充码与决定逻辑112A；利用寄存器116C来取代寄存器116A；以及利用第二译码器114C来取代第二译码器114A以外。
在此实施例中，每一VL和VH是可经由电压选择器106A来调至二个不同准位的一者。电压选择器106A接收高电源供应电压VDD、共模电压VCOM和作为极性控制信号POL的低电源供应电压VSS作为输入。在功能性上，可将此电压选择器视为一位译码器，用以于相邻电压对VSS/VCOM和VCOM/VDD来进行选择。输入至电压选择器的信号POL为极性信号且可用以选定电压对VDD/VCOM(对应至正极性信号POL(例如：POL＝1))或电压对VCOM/VSS(对应至负极性信号POL(例如：POL＝0))。熟知各种不同逻辑电路，如时序控制电路的人员，可以用许多方法来产生信号POL。
正如图8所示，10位输入码被提供至码扩充和决定逻辑112C。此逻辑112C借着增加2位码至10位码扩充至12位码，且提供此12位码至寄存器116C。寄存器116C是以二个增量(Increment)[dH dL]来串行地(Serially)提供此码至第二译码器114C，以控制2位串行电荷重布DAC104A。此2位串行电荷重布DAC104A的操作是相似于上述与图8相关的电荷重布DAC，除了不需要任何填充字符和使用额外的相关充电与重新分配步骤，此是因为有6个[dHdL]位组合而不是5个。
以上所描述的码扩充和决定逻辑的进一步细节于以下相关的图10和图11讨论。如此领域技术人员所熟知的，液晶显示器以非线性的方法来转换视频信号至光，此是因为液晶显示器的转换曲线、电压与光透射的对比，为非线性。伽玛特性为幂次律关系(power-law relationship)，此关系大约介于视频信号的编码亮度(黑/灰/白信息)和实际所需的图像亮度之间。液晶显示器将典型地应用一些伽玛特性至视频信号。因此，伽玛反转被应用至输出电压准位，以中和伽玛特性，并且提供或找出介于编码亮度和实际图像亮度间的线性关系。图10绘示源极驱动器的转换曲线的例子。Y轴代表电压且X轴代表输入码。从区域GMA0至区域GMA1的范围为正极性而区域GMA2至区域GMA3的范围为负极性。此曲线绘示伽玛曲线中有线性关系区和非线性关系区。此处描述的码扩充和决定逻辑借着增加N个位数来扩充原始输入的10位码(例如：如图10所绘示，由10位至12位)。较佳的N值为1、2或3，然而本发明并不受限于此。额外的N位是用来提供码的调整，以说明由一给定的电压准位至下一电压准位的转换为线性或非线性。如图10所示，借着增加2位，代表1的原始10位码(0000000001)成为代表4的12位码(000000000100)；代表2的原始10位码(0000000010)成为代表8的12位码(000000001000)；代表3的原始10位码(0000000011)成为代表12的12位码(000000001100)；等。在线性区域，直接(straight)的码转换为适当的，例如：代表512的10位码(1000000000)成为代表2048的12位码(100000000000)。然而，在非线性区里，一些码的调整需要说明其非线性。例如：对应至原始代表1的10位码(0000000001)的扩充12位码，是通过值+/-k的调整而成为代表4的12位码(000000000100)。亦即，根据K的值，被调整的扩充码可为：(000000000001)(例如：K＝-3)(000000000010)(例如：K＝-2)(000000000110)(例如：K＝-1)；(000000000100)(例如：K＝0)(000000000101)(例如：K＝1)(000000000110)(例如：K＝2)；(000000000111)(例如：K＝3)。
图10绘示的转换曲线在码0和码1/2/3间为非线性，而在码512和码513间为线性。可理解的是，图10所绘的转换曲线图是只是绘示转换曲线的一个例子，而且各个液晶显示器可与各个独立的转换曲线相关。
以上描述的码扩充和决定逻辑是负责(1)通过N数目的位来扩充输入码(例如：由10位至12位)，且(2)决定对所产生的码的适当调整(通过K值)，以适当的逹成需要的转换曲线。此处理过程为数字转模拟转换的一部分并绘示于图11中。
于步骤300，通过码扩充和决定逻辑来接收M位(例如：10位)输入码。
于步骤310，此码扩充和决定逻辑将M位扩充至M+N位。
于步骤320，由特定的伽玛曲线推导出适当的输出码。如果此输出码位于液晶显示器电压-转移函数曲线的线性区，则[codei+1-codei](M+N位)＝[codej+1-codej]x2N(M位)，其中“j”代表原始码中的码数字且“i”代表扩充码中对应的码数字。在线性区域中，相邻扩充码间的码数字差值是简单地通过2N来加权至原始码。例如：如果N＝2实施例介于第二码和第三码间的曲线为线性，第二码为4而第三码为8。然而，如输出码位于液晶显示器电压-转移函数曲线的非线性区，则[codei+1-codei](M+N位)＝[codej+1-codej]x2N±(M位)。相邻扩充码间的码数字差值将可有2N加权至原始码，但亦有一调整(+/-K)来提供非线性匹配(Nonlinear Fitting)。此调整是根据液晶显示器电压-转移函数曲线，而码扩充和决定逻辑的可利用查对表或寄存器来储存选择的适当码或/和适当位移。可理解的是，k值并非与每一扩充码皆相同且其值是根据非线性曲线。
应了解的是，作为码扩充/决定处理程序的一部分，此非线性伽玛曲线可由可选择的电压对V1至V9的调整来大致匹配。
如步骤330所绘示，所输出的M+N位码是由DAC结构的2位串行DAC部分所使用，搭配选择的电压对(VH/VL)，如以上与图4至图9相关的叙述，以提供伽玛校正输出电压Vout。
图13是绘示本发明另一实施例的10位DAC架构300，此10位DAC架构300是利用一位的管线来控制一位的电荷重布DAC(Charge-RedistributionDAC)。
如同上述实施例中的一些实施例，DAC架构300包含第一电压对选择级。在绘示的实施例中，电压对选择级包含电压选择器306、译码器308、寄存器310和码扩充与决定逻辑(Code Expanding & Decision logic)312。这些组件在选择VH和VL的参考电压邻接对方面的操作，已参照图4、5、6、7、8以及9所绘示的实施例来详尽地解释。另外，VH和VL可利用图12所绘示的电压选择器106A来设定，且参照图12来加以描述。在绘示的实施例中，N等于2，所以码扩充与决定逻辑输出共9个位，其包含位d6至d0以及两个额外位d01和d00，以参照如图5所绘示的DAC架构来完成如以上所解释的伽玛扩充和校正。此9位码被提供至寄存器316或其它装置，其可暂时储存码并以串行的方式来将码输出至一位串行电荷重布DAC304，首先是最低有效位，接着一次一个位(例如d00，然后d01，然后d02，然后d03，然后d04，然后d05，最后d06)。
一位串行电荷重布DAC304包含输出运算放大器302，运算放大器302的输出回馈是耦接至其负输入端点，而正输入端点是耦接至电荷收集节点309。第一电容C1是耦接于低参考电压(VL)节点和第一电容充电节点305之间。第二电容C2是耦接于VL节点和第二电容充电节点307之间。终点电容是耦接于VL节点和节点309。
不像图4、5、6、7、8、9和12所示实施例中的两位串行电荷重布DAC，电容C1和C2的电容值是彼此相等。也就是说，电容值并未被二进制加权。再者，在给定的连续操作期间，只有电容C1和C2其中一者被充电。当电容C1和C2的一者进行充电时，其它的电容利用电容C3来重新分布自己的电荷。电路304的操作是参照图13A来更加详细地讨论，其中图13A是绘示电荷重布DAC304在产生输出电压方面的操作的连续步骤。电荷重布DAC304的开关SH和SL是由寄存器316所串行提供的位dn所控制。当dn为“1”时，开关SH关闭，而当dn为“0”时，开关SL关闭。当S1关闭时(在图13A中是以“1”来表示S1的状态)，开启。当S1关闭时，电容C1是根据dn的值来连接至VH或VL以进行充电，而当
Figure BSA00000475895800162
关闭时(在图13A中是以“0”来表示S1的状态)，电容C1是与电容C3并联以进行电荷重布。相反地，当
Figure BSA00000475895800171
关闭时，电容C2被充电(例如，根据dn的值来连接到VH或VL)，而当S1关闭时，电容C2是与电容C3并联来进行电荷重布。如此，在电容C1充电的同时，电容C2是连接至电容C3来进行电荷重布。而在电容C2充电的同时，电容C1是连接至电容C3来进行电荷重布。
回到图13A，在步骤1中，开关S1开启，开关
Figure BSA00000475895800172
关闭，开关S2关闭。如此，节点309被设定至VL而电容C1和C3两者是耦接于节点309和VL之间。此连接方式重置两电容的电荷。
在步骤2中，开关S1关闭，开启，而开关S2仍然关闭。节点309仍然设定至VL，而电容C2和C3两者是耦接于节点309和VL之间。此连接方式重置电容C2的电荷。电容C3仍处于重置的状态。寄存器316提供串行位中的第一位d00。因为S1关闭，电容C1是根据d00的值来被充电。也就是说，如果d00为“1”，则电容C1是连接至VH，造成充电电压(VH-VL)，跨在电容C1上。如果d00为“0”，则有0充电电压(VL-VL)跨在电容C1上，而且没有电荷被增加至电容C1。
从步骤3至步骤11，开关S2为开启状态(在图13A的表中是以“0”来表示)，即直到需要另一个重置操作为止。
在步骤3中，开关S1为开启状态。如此，开关
Figure BSA00000475895800174
为关闭状态。被提供至串行电荷重布DAC的位为1位串行中的下个位，例如d01。利用关闭的
Figure BSA00000475895800175
电容C2可根据d01的值来充电C2，而电容C1是与电容C3并联于节点309与节点VL之间，以进行电荷重布。因为在此电路中的总电容值为2C(例如，C1+C2)，电路中的总电荷被重新分布(例如分开)于电容C1和C3。如第13B图所示，在此步骤后，位于节点309上的电压变成(d00/2)*(VH-VL)+VL。
在步骤4中，开关
Figure BSA00000475895800176
为开启状态且因此开关S1为关闭状态。被提供至串行电荷重布DAC的位为d0。利用关闭的开关S1，电容C1可根据d0的值来被充电。同样地，电容C2是与电容C3并联于节点309与节点VL之间，以进行电荷重布。电路中的总电荷(例如因为步骤3而储在C2和C3中的电荷)被分开于电容C1和C3中。如图13B所示，在此步骤后，节点309上的电压为(d01/2+d00/4)*(VH-VL)+VL。如此，电压是根据相关的位位置来被二进制加权(Binary Weighted)，此相关的位位置是例如：d01的电压贡献是2倍于d00的电压贡献。
应可由此叙述明显得知的是，当电容C1正被充电时，电容C2是连接至电容C3来进行电荷重布，而当电容C2正被充电时，电容C1是连接至C3来进行电荷重布。同步且交替的电荷/重布操作是持续进行，直到最后的重布步骤(步骤11)。在步骤11后，节点309上的电压为控制位序列中的每一位的二进制加权贡献，其表示如下：(d6/2+d5/4+d4/8+d3/16+d2/32+d1/64+d0/128+d01/256+d00/512)*(VH-VL)+VL。如果d00至d06全为0，则从DAC300所输出的输出电压为VL。如果d00至d06全为1，则从DAC300所输出的输出电压为(511/512)*(VH-VL)+VL。
图14是绘示DAC架构400，图14A是绘示说明图14的DAC架构的连续操作步骤。DAC架构400是与图13的DAC架构300相同，除了串行电荷重布DAC304A以外。相较于串行电荷重布DAC304，串行电荷重布DAC304A包含：耦接于节点309和运算放大器302的正输入端间的额外开关S3；耦接于运算放大器302的输出端和中间节点间的额外开关S3；耦接于节点309和311之间的开关S4；以及耦接于节点311和运算放大器302的正输入端间的偏移消除电容C4。由与第7、8和9图相关的叙述可知，这些额外的组件是操作来运算放大器302原本就有的任何偏移电压。
现请参照图14A，图7A的步骤1-10是与相同于与图14相关的步骤1-10。步骤11仍为上述与图13和图13A相关的最后的重布步骤，但额外的偏移消除在步骤11开始并在步骤12中持续进行。被增加的第三开关S3在步骤1-11期间为关闭状态，但在步骤12期间为开启状态。当开关S3为关闭状态，电容C4是基于一电压差值来被充电，而此电压差值为节点309的电压与运算放大器302输出的输出电压的差值。此差值是代表运算放大器302内的电压偏移。在步骤12中，开关S3为开启状态而开关S4为关闭状态，如此可透过中间节点311和已充电的电容C4来将节点309连接至运算放大器302的正输入端。跨在电容C4上的电压代表运算放大器302原本就有的(或是由运算放大器302引起的)偏移位准。此偏移电压被加到节点309上的电压，以补偿位于节点311和运算放大器302之间且由运算放大器所提供的电压偏移。如此，从运算放大器输出的输出电压Vout会更匹配节点309上的电压。
当1位管线DAC架构是绘示于应用N＝2的实施例的图13和图14中时，应可了解的是，N可为其它整数，甚至可为0。在较佳实施例中，N为1、2或3。当与图13和图14所示的N＝2的实施例比较时，根据此架构的N＝1的实施例仅利用一位管线中的扩充的位序列[d00 d0 d1 d2 d3 d4 d5 d6]，而N＝3的实施例仅利用一位管线中的扩充的位序列[d00 d01 d02 d0 d1 d2 d3 d4 d5d6]。其次，如上所述，DAC架构的第一级可用与图12的叙述相关的电压选择器来替代，如此VL和VH可根据M位数字输入来分别被选择性地设定至VSS和VCOM的一者，或是分别被选择性地设定至VCOM和VDD的一者。再者，当1位DAC架构针对10位DAC来绘示时，应可了解，此架构可快速地被调整来提供所需的较高或较低分辨率。
此处所揭露的DAC架构可显著地减少高分辨率DAC架构的DAC的面积，例如使用于DAC源极驱动器的DAC架构。例如，可相信的是，对于10位DAC架构而言，相比于使用已知DAC架构来完成的10位DAC，此处揭露的DAC架构至少减少50％面积。此DAC架构十分适合高速、大面板和高分辨率显示。
虽然本发明已以数个实施例揭露如上，然其并非用以限定本发明，在本发明所属技术领域中任何具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (9)

1.一种二级数字模拟转换器，其特征在于，用以根据一M位数字输入码来输出一模拟电压，其中该二级数字模拟转换器包含：
一1位串行电荷重布数字模拟转换器，具有接收一高参考电压的一高参考电压输入节点和接收一低参考电压的一低参考电压输入节点；
一电压选择器，该电压选择器根据该M位数字输入码的至少一部分来将该高参考电压和该低参考电压设定至选定电压；以及
一伽玛校正扩充和决定逻辑，用以根据该M位数字输入码来透过码扩充完成伽玛校正。
2.根据权利要求1所述的二级数字模拟转换器，其特征在于，该电压选择器是设置来从多个相邻参考电压对中选择出一相邻参考电压对，以获得该高参考电压和该低参考电压，该些相邻参考电压对包含8个相邻参考电压对，且其中该电压选择器根据该M位数字输入码的3个最高有效位来选择该相邻参考电压对。
3.根据权利要求1所述的二级数字模拟转换器，其特征在于，该电压选择器是设置来分别设定该高参考电压和该低参考电压至一低电源供应电压和一共模电压，或分别设定该高参考电压和该低参考电压至该共模电压和一高电源供应电压。
4.根据权利要求1所述的二级数字模拟转换器，其特征在于，该电压选择器是设置来由多个相邻参考电压对中选择出一相邻参考电压对，以获得该高参考电压和低参考电压；
该些相邻参考电压对包含Y个相邻参考电压对，且其中该电压选择器根据该M位数字输入码的X个最高有效位来选择出该相邻参考电压对，其中X等于log2Y；以及
其中该二级数字模拟转换器，还包含：
一第一逻辑，用以选择该M位数字输入码的该些X个最高有效位；
一X位译码器，该X位译码器是译码被选择的该些X个最高有效位，以控制该电压选择器；
一第二逻辑，用以选择该M位数字输入码的Z个最低有效位，其中Z等于M-X；
一寄存器，用以暂时储存至少该些Z个最低有效位且串行地提供由至少该些Z个最低有效位导出的多个1位控制码，以供该1位串行电荷重布数字模拟转换器使用；
其中该伽玛校正扩充和决定逻辑，包含用以选择该些Z个最低有效位的第二逻辑，并根据至该M位数字输入码来经由码扩充完成伽玛校正，其中该伽玛校正扩充和决定逻辑是将该M位数字输入码扩充1、2或3位。
5.根据权利要求1所述的二级数字模拟转换器，其特征在于，该1位串行电荷重新分配数字模拟转换器包含：
一输出运算放大器，具有一第一运算放大器输入和一第二运算放大器输入，该第一运算放大器输入耦接至该输出运算放大器的输出，而该第二运算放大器输入耦接至一电荷收集节点；
一终端电容，耦接至该电荷收集节点和该低参考电压输入节点间；
一第一电容，耦接至该低参考电压输入节点和一第一电容充电节点间；
一第二电容，耦接至该低参考电压输入节点和一第二电容充电节点间；
一第一开关电路，用以于多个第一电容充电周期中，根据由一1位控制码序列而得的1位控制码的码例来将该第一电容充电节点耦接至该低参考电压输入节点和该高参考电压输入节点之一，其中该1位控制码序列是从该M位数字输入码导出；
一第二开关电路，用以于多个第二电容充电周期中，根据由该1位控制码序列而得的1位控制码的码例来将该第二电容充电节点耦接至该低参考电压输入节点和该高参考电压输入节点之一；
一第三开关电路，用以于接着该些第一电容充电周期的该些第二电容充电周期中，将该第一电容耦接至该电荷收集节点，以利用该终端电容来进行电荷重布：以及
一第四开关电路，用以于接着该些第二电容充电周期的该些第一电容充电周期中，将该第二电容耦接至该电荷收集节点，以利用该终端电容来进行电荷重布；以及
一偏移消除装置，包含：
一偏移消除电容器，具有耦接至该第二运算放大器输入的一第一端与耦接至一中间节点的一第二端；
一第五开关电路，设置来于电荷重新分配周期间，连接该电荷收集节点至该第二运算放大器输入，以及连接该中间节点至该输出运算放大器的输出；以及
一开关，设置来于一最终电荷重新分配周期后，连接该中间节点至该偏移消除电容器的该第二端。
6.一种液晶显示器源极驱动器，其特征在于，包含：
一二级数字模拟转换器，用以根据一M位数字输入码来输出一模拟电压，该二级数字模拟转换器包含：
一1位串行电荷重布数字模拟转换器，具有用以接收一高参考电压的一高参考电压输入节点和用以接收一低参考电压的一低参考电压输入节点；
一电压选择器，该电压选择器是根据该M位数字输入码来将该高参考电压和该低参考电压设定至多个选定准位；以及
一伽玛校正扩充和决定逻辑，用以根据该M位数字输入码来透过码扩充完成伽玛校正。
7.根据权利要求6所述的液晶显示器源极驱动器，其特征在于，该1位串行电荷重布数字模拟转换器包含一输出运算放大器。
8.根据权利要求6所述的液晶显示器源极驱动器，其特征在于，该伽玛校正扩充与决定逻辑扩充该M位数字输入码1、2或3位，M为10以上的数量。
9.一种液晶显示器源极驱动器，其特征在于，包含：
一二级数字模拟转换器，用以根据一M位数字输入码来输出一模拟电压，该二级数字模拟转换器包含：
一1位串行电荷重新分配数字模拟转换器，具有接收一高参考电压的一高参考电压输入节点和接收一低参考电压的一低参考电压输入节点；
一电压选择器，该电压选择器是设置来从多个相邻参考电压对中选择一相邻参考电压对，以获得该高参考电压和该低参考电压，该些相邻参考电压对包含Y个相邻参考电压对，且该电压选择器根据该M位数字输入码的X个最高有效位来选择出该相邻参考电压对，其中X等于log2Y；以及
一伽玛校正扩充和决定逻辑，根据该M位数字输入码来透过码扩充完成伽玛校正，该伽玛校正扩充和决定逻辑由该M位数字输入码的Z个最低有效位提供一扩充码，其中Z等于M-X；
其中，该1位串行电荷重布数字模拟转换器是根据该扩充码的一位控制信号串行来工作，在该位控制信号串行中，最低有效位先被提供。
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