JP2002073129A - レーザトリミング用プログラム作成装置、方法、記録媒体およびレーザトリミング装置 - Google Patents

レーザトリミング用プログラム作成装置、方法、記録媒体およびレーザトリミング装置

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JP2002073129A
JP2002073129A JP2000261330A JP2000261330A JP2002073129A JP 2002073129 A JP2002073129 A JP 2002073129A JP 2000261330 A JP2000261330 A JP 2000261330A JP 2000261330 A JP2000261330 A JP 2000261330A JP 2002073129 A JP2002073129 A JP 2002073129A
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laser trimming
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chip
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康彦 福島
Sadakazu Tanaka
完和 田中
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新浩 東川
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 同一のメモリコアを用いる場合に、人手によ
るミスがなく、作成に要する時間もプログラム作成者の
経験等に左右されることがないレーザトリミング用プロ
グラム作成装置、方法、記録媒体およびレーザトリミン
グ装置を提供する。 【解決手段】 予めメモリコア毎にヒューズ座標計算プ
ログラムを座標計算プログラムデータベースに格納し、
ＬＴプログラムの共通の部分を共通プログラムデータベ
ースへ格納しておく。ＬＴプログラム作成時にメモリコ
アの型情報を入力して対応するヒューズ座標計算プログ
ラムを座標計算プログラムデータベースから選択しロー
ドする。ＩＣチップ内配置情報およびオフセット情報を
入力してヒューズ座標計算プログラムを補正し、ＩＣチ
ップ対応のヒューズ座標計算プログラムを作成する。ヒ
ューズ座標計算プログラムを共通プログラムデータベー
スから提供される定型のプログラムに組み込むことによ
り、ＬＴプログラムの作成を行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レーザトリミング
用プログラム作成装置、方法、記録媒体およびレーザト
リミング装置に関し、特にＩＣチップに内蔵されたメモ
リコアの不良メモリセルを冗長メモリセルと置換する
際、該不良メモリセルのアドレスに対応したヒューズを
切断するレーザトリミング用プログラム作成装置、方
法、記録媒体およびレーザトリミング装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリデバイスはその集
積度の向上に伴って、製造工程における良品率を示す歩
留りの低下を招いている。半導体メモリデバイスでは不
良品はほとんど廃棄されるため、コストを低減させるた
めにも歩留りの向上を図ることは重要である。このた
め、半導体メモリデバイスは不良メモリセルを救済する
ための冗長メモリセルを予め有しており、軽微な不良で
あれば不良メモリセルを含むブロックを冗長メモリセル
と置換して使用することにより、メモリＩＣとしての完
全良品とする救済処理を行っている。この置換は、不良
メモリセルのアドレス（以下、「不良アドレス」とい
う）に対応したヒューズと呼ばれる配線をレーザ光を用
いて加熱溶断（切断）するレーザトリミング（Laser Tr
imming : ＬＴ）装置を用いて行う方法が一般的であ
る。
【０００３】不良アドレスはＩＣチップのテスト装置を
用いて予め実施される電気的試験により確認される。不
良アドレスを有する不良ＩＣチップのうち、冗長メモリ
セルと置換することにより救済可能と判断されるものに
ついては、不良アドレスデータまたは不良アドレスをコ
ード化したデータをＬＴ装置へ受け渡している。
【０００４】一般的にメモリセルの配置を示すアドレス
の組み合わせ（座標）は膨大であり、不良アドレスに対
応したヒューズの数も極めて多数となる。このため、不
良アドレスの座標に対応するヒューズの座標は、不良ア
ドレスの各ビットデータより切断するべきヒューズの座
標を計算するヒューズ座標計算アルゴリズムをＬＴ装置
用プログラム（以下、「ＬＴプログラム」という）内に
ヒューズ座標計算プログラムとして記述することにより
得ている。
【０００５】上述のヒューズ座標計算プログラムは、ヒ
ューズ座標とヒューズ座標を得るアルゴリズム（ヒュー
ズ座標計算式）とが異なるため半導体メモリデバイス対
応で作成している。さらに、上述のＬＴ装置へ受け渡さ
れる不良アドレスデータ等は仕様書として受け渡される
ため、全面的に人手によるプログラムの開発を行ってい
た。このため、従来のＬＴプログラムの作成には、プロ
グラム作成時に人手による開発に起因する不可避的なミ
スが生じる可能性が高く、作成に要する時間もプログラ
ム作成者の経験等に左右されることが多いという問題が
あった。
【０００６】一方、最近のシステムＬＳＩデバイスの開
発動向を見ると、より多機能化が進んできており、ロジ
ック／アナログ機能はもとより、大容量メモリ（例え
ば、１Ｍｂｉｔ以上）をＬＳＩチップ内に混在したデバ
イス（以下、「メモリ混載デバイス」という）が多数開
発されるようになってきている。このようなメモリ混載
デバイスの場合、内蔵されるメモリ素子部は一旦開発さ
れると回路設計においてライブラリ化されており、アド
レスバスサイズまたはバスサイズ等の回路仕様が同一で
あれば、複数のシステムＬＳＩデバイスに搭載されてい
る（以下、ライブラリ化されたメモリ素子部のことを
「メモリコア」という）。
【０００７】上述のようなシステムＬＳＩデバイスにお
ける不良アドレスの座標に対応するヒューズの座標は、
メモリコアの内部に限定した場合、ＬＳＩチップが変わ
っても同一のヒューズ座標を得るヒューズ座標計算式を
流用することが可能である。しかし、実際にはＬＳＩチ
ップの座標原点を基準としたヒューズ座標が必要となる
ため、同一のメモリコアを搭載したメモリ混載デバイス
を用いる場合であってもＬＴプログラムは人手による修
正を必要とするという問題があった。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
ＬＴプログラムの作成には、人手による開発に起因する
不可避的なミスが生じる可能性が高く、作成に要する時
間もプログラム作成者の経験等に左右されることが多い
という問題があった。さらに、同一のメモリコアを搭載
したメモリ混載デバイスを用いる場合であってもＬＴプ
ログラムは人手による修正を必要とするという問題があ
った。
【０００９】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、同一のメモリコアを搭
載したメモリ混載デバイスを用いる場合に、人手による
開発に起因する不可避的なミスが生じることがなく、作
成に要する時間もプログラム作成者の経験等に左右され
ることがないレーザトリミング用プログラム作成装置、
方法、記録媒体およびレーザトリミング装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】この発明のレーザトリミ
ング用プログラム作成装置は、ＩＣチップに内蔵され情
報を記録するメモリコアの不良メモリセルを冗長メモリ
セルと置換する際、該不良メモリセルのアドレスに対応
したヒューズを切断するレーザトリミング用プログラム
の内のＩＣチップに依存しない共通のプログラムを記録
した共通プログラム記録部と、前記ヒューズの座標を求
めるヒューズ座標計算プログラムをメモリコア毎に記録
した座標計算プログラム記録部と、メモリコアの型を示
す型情報および該メモリコアのＩＣチップ内における配
置を示すＩＣチップ内配置情報を含むメモリコア配置パ
ラメータを入力するパラメータ入力手段と、前記パラメ
ータ入力手段により入力されたメモリコアの型情報に基
づいて、前記座標計算プログラム記録部から該メモリコ
アに対応するヒューズ座標計算プログラムを選択する選
択手段と、前記選択手段により選択された該メモリコア
に対応するヒューズ座標計算プログラムと前記パラメー
タ入力手段により入力された該メモリコアのＩＣチップ
内におけるメモリコア配置パラメータとに基づいて、レ
ーザトリミング用プログラムの内のＩＣチップに依存し
たヒューズ座標計算プログラムを作成するヒューズ座標
計算プログラム作成手段と、前記共通プログラム記録部
に記録された共通のプログラムに前記ヒューズ座標計算
プログラム作成手段により作成されたヒューズ座標計算
プログラムを組み込むことによりレーザトリミング用プ
ログラムを作成するレーザトリミング用プログラム作成
手段とを備えたものである。
【００１１】ここで、この発明のレーザトリミング用プ
ログラム作成装置において、前記パラメータ入力手段に
より入力されるメモリコア配置パラメータは、メモリコ
アの座標原点と該メモリコアが内蔵されたＩＣチップの
座標原点との間のオフセット情報をさらに含み、前記ヒ
ューズ座標計算プログラム作成手段は、前記選択手段に
より選択された該メモリコアに対応するヒューズ座標計
算プログラムと前記パラメータ入力手段により入力され
た該メモリコアのＩＣチップ内におけるメモリコア配置
パラメータとに基づいて作成されたヒューズ座標プログ
ラムを、前記オフセット情報により補正してレーザトリ
ミング用プログラムの内のＩＣチップに依存したヒュー
ズ座標計算プログラムを作成することができる。
【００１２】ここで、この発明のレーザトリミング用プ
ログラム作成装置は、前記レーザトリミング用プログラ
ム作成手段により作成されたレーザトリミング用プログ
ラムを記録するレーザトリミング用プログラム記録部を
さらに備えることができる。
【００１３】この発明のレーザトリミング装置は、請求
項３記載のレーザトリミング用プログラム記録部に記録
されたレーザトリミング用プログラムを使用してレーザ
トリミングを行うものである。
【００１４】この発明のレーザトリミング用プログラム
作成方法は、ＩＣチップに内蔵され情報を記録するメモ
リコアの不良メモリセルを冗長メモリセルと置換する
際、該不良メモリセルのアドレスに対応したヒューズを
切断するレーザトリミング用プログラムの内のＩＣチッ
プに依存しない共通のプログラムを記録した共通プログ
ラム記録部と、前記ヒューズの座標を求めるヒューズ座
標計算プログラムをメモリコア毎に記録した座標計算プ
ログラム記録部とを用いて、レーザトリミング用プログ
ラムを作成するレーザトリミング用プログラム作成方法
であって、メモリコアの型を示す型情報および該メモリ
コアのＩＣチップ内における配置を示すＩＣチップ内配
置情報を含むメモリコア配置パラメータを入力するパラ
メータ入力ステップと、前記パラメータ入力ステップで
入力されたメモリコアの型情報に基づいて、前記座標計
算プログラム記録部から該メモリコアに対応するヒュー
ズ座標計算プログラムを選択する選択ステップと、前記
選択ステップで選択された該メモリコアに対応するヒュ
ーズ座標計算プログラムと前記パラメータ入力ステップ
で入力された該メモリコアのＩＣチップ内におけるメモ
リコア配置パラメータとに基づいて、レーザトリミング
用プログラムの内のＩＣチップに依存したヒューズ座標
計算プログラムを作成するヒューズ座標計算プログラム
作成ステップと、前記共通プログラム記録部に記録され
た共通のプログラムに前記ヒューズ座標計算プログラム
作成ステップで作成されたヒューズ座標計算プログラム
を組み込むことによりレーザトリミング用プログラムを
作成するレーザトリミング用プログラム作成ステップと
を備えたものである。
【００１５】ここで、この発明のレーザトリミング用プ
ログラム作成方法において、前記パラメータ入力ステッ
プで入力されるメモリコア配置パラメータは、メモリコ
アの座標原点と該メモリコアが内蔵されたＩＣチップの
座標原点との間のオフセット情報をさらに含み、前記ヒ
ューズ座標計算プログラム作成ステップは、前記選択ス
テップで選択された該メモリコアに対応するヒューズ座
標計算プログラムと前記パラメータ入力ステップで入力
された該メモリコアのＩＣチップ内におけるメモリコア
配置パラメータとに基づいて作成されたヒューズ座標プ
ログラムを、前記オフセット情報により補正してレーザ
トリミング用プログラムの内のＩＣチップに依存したヒ
ューズ座標計算プログラムを作成することができる。
【００１６】この発明のレーザトリミング用プログラム
作成方法を実行するコンピュータが読み出し可能なプロ
グラムを記録した記憶媒体は、請求項５または６記載の
レーザトリミング用プログラム作成方法を実行するコン
ピュータが読み出し可能なプログラムを記録した記憶媒
体である。
【００１７】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
【００１８】実施の形態１.図１は、本発明の実施の形
態１におけるＬＴプログラム作成装置の一例のブロック
図を示す。図１において、符号１０ａは新規のメモリコ
アの座標計算式を開発する度に対応するヒューズ座標計
算プログラムをメモリコア毎に入力し、さらにＬＴプロ
グラムのＩＣまたはＬＳＩチップ（以下、単に「ＩＣチ
ップ」と省略する）によらない例えばＬＴ装置の動作手
順等の共通のプログラムを入力する入力装置、１１は入
力装置１０ａから入力されたヒューズ座標計算プログラ
ムをライブラリ化し、メモリコアに対応させて登録し保
存する座標計算プログラムデータベース（座標計算プロ
グラム記録部）、１２は入力装置１０ａから入力された
共通のプログラムを保存する共通プログラムデータベー
ス（共通プログラム記録部）、１０ｂはＬＴプログラム
作成のための各種のパラメータを入力する入力装置（パ
ラメータ入力手段）であり後述のＬＴプログラム自動作
成部１３に接続されている。各種のパラメータとして
は、例えば、メモリコアの型を示す型情報または内蔵す
るメモリコアのＩＣチップ内配置情報を示すメモリコア
配置パラメータ等がある。上述の入力装置１０ａおよび
１０ｂは、ＣＲＴ等のディスプレイ装置とキーボード、
マウス等を備えており、特に入力装置１０ｂはメモリコ
ア配置パラメータをプログラム言語ではない通常の言語
を用いた対話形式により入力することができる。座標計
算プログラムデータベース１１は上述のメモリコアの型
情報と対応するヒューズ座標計算プログラムとを対にし
て保存しておくことができる。符号１７は作成されたＬ
Ｔプログラムを保存するＬＴプログラムデータベース
（レーザトリミング用プログラム記録部）、１８はＬＴ
プログラムデータベース１７に保存されたＬＴプログラ
ムをＬＴ装置（不図示）で処理可能なメディアに変換し
て出力する出力装置である。
【００１９】ＬＴプログラム自動作成部１３は、メモリ
コア対応のヒューズ座標計算プログラム選択部１４、ヒ
ューズ座標計算プログラム作成部１５およびＬＴプログ
ラム作成部１６を有している。メモリコア対応のヒュー
ズ座標計算プログラム選択部１４（選択手段）は、入力
装置１０ｂから入力されたメモリコア配置パラメータに
基づいて、座標計算プログラムデータベース１１から該
当するメモリコアに対応するヒューズ座標計算プログラ
ムを選択し、メモリ（不図示）にロードする。
【００２０】ヒューズ座標計算プログラム作成部１５
（ヒューズ座標計算プログラム作成手段）は、メモリコ
ア対応のヒューズ座標計算プログラム選択部１４により
選択されロードされたメモリコアのヒューズ座標計算プ
ログラムを、入力装置１０ｂからメモリコア配置パラメ
ータとして入力されたチップ内配置情報に基づいてＩＣ
チップに対応した補正を加える。この結果、目的とする
ＩＣチップ対応のヒューズ座標計算プログラムを作成す
ることができる。
【００２１】ＬＴプログラム作成部１６（レーザトリミ
ング用プログラム作成手段）は、ヒューズ座標計算プロ
グラム作成部１５で作成されたＩＣチップ対応のヒュー
ズ座標計算プログラムを、共通プログラムデータベース
１２から提供される半導体メモリデバイスによらない定
型のプログラムに組み込むことにより、ＬＴプログラム
の作成を行う。ＬＴプログラム作成部１６により作成さ
れたＬＴプログラムはＬＴプログラムデータベース１７
に保存される。ＬＴプログラムデータベース１７に保存
されたＬＴプログラムは、出力装置１８によりＬＴ装置
（不図示）で処理可能なメディアに変換して出力され
る。
【００２２】図２は、本発明の実施の形態１におけるＬ
Ｔプログラム作成方法の一例のフローチャートを示す。
図２のフローチャートには示されていないが、上述され
たように、事前準備として、新規のメモリコアのヒュー
ズ座標計算式を開発する度に対応するヒューズ座標計算
プログラムをメモリコア毎に入力装置１０ａから入力
し、このヒューズ座標計算プログラムを座標計算プログ
ラムデータベース１１へ格納しておく。これは、新規の
メモリコアを搭載した半導体メモリデバイスが開発され
た場合に初回のみ必要な作業である。さらに、ＬＴプロ
グラムのＩＣチップによらない共通のプログラムを入力
装置１０ａから入力し、この共通プログラムを共通プロ
グラムデータベース１２へ格納しておく。
【００２３】ＬＴプログラム作成時には、まず入力装置
１０ｂからメモリコア配置パラメータをプログラム言語
ではない通常の言語を用いた対話形式により入力する
（ステップＳ１０）。ここで、メモリコア配置パラメー
タには、ＩＣチップが内蔵するメモリコアの型情報、内
蔵するメモリコアのＩＣチップ内配置情報および内蔵す
るメモリコアの座標原点とＩＣチップの座標原点との間
のオフセット情報等がある。他の情報を含めることがで
きることは言うまでもない。
【００２４】次に、ステップＳ１０で入力されたＩＣチ
ップが内蔵するメモリコアの型情報に基づいて、座標計
算プログラムデータベース１１から該当するメモリコア
に対応するヒューズ座標計算プログラムを選択し、メモ
リ（不図示）にロードする（ステップ１２）。ここで、
入力されたメモリコアの型情報が座標計算プログラムデ
ータベース１１に存在しない場合、新規なヒューズ座標
計算プログラムを入力装置１０ａから入力し、座標計算
プログラムデータベース１１に登録する必要がある。
【００２５】入力されたメモリコアの型情報が座標計算
プログラムデータベース１１に存在する場合、ステップ
Ｓ１２でロードされたヒューズ座標計算プログラム（座
標計算式）を、ステップＳ１０で入力された内蔵するメ
モリコアのＩＣチップ内配置情報および内蔵するメモリ
コアの座標原点とＩＣチップの座標原点との間のオフセ
ット情報に基づいて補正し、目的とするＩＣチップ対応
のヒューズ座標計算プログラムを作成する（ステップＳ
１４）。
【００２６】ステップＳ１４で作成されたＩＣチップ対
応のヒューズ座標計算プログラムを、共通プログラムデ
ータベース１２から提供される半導体メモリデバイスに
よらない定型のプログラムに組み込むことにより、ＬＴ
プログラムの作成を行うことができる（ステップＳ１
６）。
【００２７】ステップＳ１６で作成されたＬＴプログラ
ムはＬＴプログラムデータベース１７に保存された後、
さらに出力装置１８によりＬＴ装置（不図示）で処理可
能なメディアに変換して出力される（ステップＳ１
８）。
【００２８】上述の説明では入力装置１０ａと１０ｂと
を別個の装置としたが、同一の装置としてもよい。さら
に座標計算プログラムデータベース１１と共通プログラ
ムデータベース１２とを別個の装置に保存されたデータ
ベースとしたが、同一の装置に保存されるように構成し
てもよい。
【００２９】以上より、実施の形態１によれば、予めメ
モリコア毎にヒューズ座標計算プログラムを座標計算プ
ログラムデータベース１１に格納しておき、さらにＬＴ
プログラムのＩＣチップによらない共通のプログラム共
通プログラムデータベース１２へ格納しておく。ＬＴプ
ログラム作成時に入力装置からメモリコアの型情報を入
力して、対応するヒューズ座標計算プログラムを座標計
算プログラムデータベース１１から選択しロードするこ
とができる。次に内蔵するメモリコアのＩＣチップ内配
置情報および内蔵するメモリコアの座標原点とＩＣチッ
プの座標原点との間のオフセット情報を入力して、ロー
ドしたヒューズ座標計算プログラムを補正し、目的とす
るＩＣチップ対応のヒューズ座標計算プログラムを作成
することができる。この後、ヒューズ座標計算プログラ
ムを、共通プログラムデータベース１２から提供される
半導体メモリデバイスによらない定型のプログラムに組
み込むことにより、ＬＴプログラムの作成を行うことが
できる。上述のようにＬＴプログラムの作成を自動的に
実行することができるため、同一のメモリコアを搭載し
たＩＣチップを用いる場合に、人手による開発に起因す
る不可避的なミスが生じることがなく、作成に要する時
間もプログラム作成者の経験等に左右されることがない
レーザトリミング用プログラム作成装置、方法、記録媒
体およびレーザトリミング装置を提供することができ
る。
【００３０】実施の形態２.図３は、本発明の実施の形
態２におけるＬＴプログラム作成装置の一例のブロック
図を示す。図３で図１と同じ符号を付した個所は同じ部
分を示すため説明は省略する。図３において、符号１９
は上述の実施の形態１におけるＬＴプログラム作成装置
の内、出力装置１８をのぞいた部分であり、２５はＬＴ
装置、２３はＬＴ装置２５内のハードウェア部分、２２
はハードウェア部分２３の動作を制御するハードウェア
制御部、２１はＬＴ装置２５内のデータの流れを制御す
るデータ制御部である。
【００３１】図３に示されるように、本発明の実施の形
態２においては、上述の実施の形態１と異なり、ＬＴプ
ログラムデータベース１７に格納されたＬＴプログラム
を、直接ＬＴ装置２５内のデータ制御部２１へ出力する
ことができる。この結果、ＬＴ装置２５から見ると、外
部からは入力装置１０ｂを用いてメモリコア配置パラメ
ータ等を入力するだけであり、さらにＬＴプログラムは
ＬＴ装置２５内で管理することができる。このためＬＴ
装置２５としてはＬＴプログラム自体を不要とすること
ができる。
【００３２】以上より、実施の形態２によれば、実施の
形態１と異なり、ＬＴプログラムデータベース１７に格
納されたＬＴプログラムを、直接ＬＴ装置２５内のデー
タ制御部２１へ出力することができる。この結果、実施
の形態１における効果に加えて、ＬＴ装置２５としては
ＬＴプログラム自体を不要とすることができる。
【００３３】
【発明の効果】以上説明したように、本発明のレーザト
リミング用プログラム作成装置、方法、記録媒体および
レーザトリミング装置によれば、予めメモリコア毎にヒ
ューズ座標計算プログラムを座標計算プログラムデータ
ベース１１に格納しておき、さらにＬＴプログラムのＩ
Ｃチップによらない共通のプログラム共通プログラムデ
ータベース１２へ格納しておく。ＬＴプログラム作成時
に入力装置からメモリコアの型情報を入力して、対応す
るヒューズ座標計算プログラムを座標計算プログラムデ
ータベース１１から選択しロードすることができる。次
に内蔵するメモリコアのＩＣチップ内配置情報および内
蔵するメモリコアの座標原点とＩＣチップの座標原点と
の間のオフセット情報を入力して、ロードしたヒューズ
座標計算プログラムを補正し、目的とするＩＣチップ対
応のヒューズ座標計算プログラムを作成することができ
る。この後、ヒューズ座標計算プログラムを、共通プロ
グラムデータベース１２から提供される半導体メモリデ
バイスによらない定型のプログラムに組み込むことによ
り、ＬＴプログラムの作成を行うことができる。上述の
ようにＬＴプログラムの作成を自動的に実行することが
できるため、同一のメモリコアを搭載したＩＣチップを
用いる場合に、人手による開発に起因する不可避的なミ
スが生じることがなく、作成に要する時間もプログラム
作成者の経験等に左右されることがないレーザトリミン
グ用プログラム作成装置、方法、記録媒体およびレーザ
トリミング装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＬＴプログラ
ム作成装置の一例のブロック図である。
【図２】 本発明の実施の形態１におけるＬＴプログラ
ム作成方法の一例を示すフローチャートである。
【図３】 本発明の実施の形態２におけるＬＴプログラ
ム作成装置の一例のブロック図である。
【符号の説明】
１０ａ，１０ｂ 入力装置、 １１ 座標計算プログラ
ムデータベース、 １２ 共通プログラムデータベー
ス、 １３ ＬＴプログラム自動作成部、 １４ヒュー
ズ座標計算プログラム選択部、 １５ ヒューズ座標計
算プログラム作成部、 １６ ＬＴプログラム作成部、
１７ ＬＴプログラムデータベース、１８ 出力装
置、 １９ 実施の形態１におけるＬＴプログラム作成
装置の内、出力装置１８をのぞいた部分、 ２１ デー
タ制御部、 ２２ ハードウェア制御部、 ２３ ＬＴ
装置２５内のハードウェア部分、 ２５ ＬＴ装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東川 新浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4E068 AC00 5H269 AB11 BB05 BB08 EE25 QC01 QC03 QD03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ＩＣチップに内蔵され情報を記録するメ
    モリコアの不良メモリセルを冗長メモリセルと置換する
    際、該不良メモリセルのアドレスに対応したヒューズを
    切断するレーザトリミング用プログラムの内のＩＣチッ
    プに依存しない共通のプログラムを記録した共通プログ
    ラム記録部と、 前記ヒューズの座標を求めるヒューズ座標計算プログラ
    ムをメモリコア毎に記録した座標計算プログラム記録部
    と、 メモリコアの型を示す型情報および該メモリコアのＩＣ
    チップ内における配置を示すＩＣチップ内配置情報を含
    むメモリコア配置パラメータを入力するパラメータ入力
    手段と、 前記パラメータ入力手段により入力されたメモリコアの
    型情報に基づいて、前記座標計算プログラム記録部から
    該メモリコアに対応するヒューズ座標計算プログラムを
    選択する選択手段と、 前記選択手段により選択された該メモリコアに対応する
    ヒューズ座標計算プログラムと前記パラメータ入力手段
    により入力された該メモリコアのＩＣチップ内における
    メモリコア配置パラメータとに基づいて、レーザトリミ
    ング用プログラムの内のＩＣチップに依存したヒューズ
    座標計算プログラムを作成するヒューズ座標計算プログ
    ラム作成手段と、 前記共通プログラム記録部に記録された共通のプログラ
    ムに前記ヒューズ座標計算プログラム作成手段により作
    成されたヒューズ座標計算プログラムを組み込むことに
    よりレーザトリミング用プログラムを作成するレーザト
    リミング用プログラム作成手段とを備えたことを特徴と
    するレーザトリミング用プログラム作成装置。
  2. 【請求項２】 前記パラメータ入力手段により入力され
    るメモリコア配置パラメータは、メモリコアの座標原点
    と該メモリコアが内蔵されたＩＣチップの座標原点との
    間のオフセット情報をさらに含み、 前記ヒューズ座標計算プログラム作成手段は、前記選択
    手段により選択された該メモリコアに対応するヒューズ
    座標計算プログラムと前記パラメータ入力手段により入
    力された該メモリコアのＩＣチップ内におけるメモリコ
    ア配置パラメータとに基づいて作成されたヒューズ座標
    プログラムを、前記オフセット情報により補正してレー
    ザトリミング用プログラムの内のＩＣチップに依存した
    ヒューズ座標計算プログラムを作成することを特徴とす
    る請求項１記載のレーザトリミング用プログラム作成装
    置。
  3. 【請求項３】 前記レーザトリミング用プログラム作成
    手段により作成されたレーザトリミング用プログラムを
    記録するレーザトリミング用プログラム記録部をさらに
    備えたことを特徴とする請求項１または２記載のレーザ
    トリミング用プログラム作成装置。
  4. 【請求項４】 請求項３記載のレーザトリミング用プロ
    グラム記録部に記録されたレーザトリミング用プログラ
    ムを使用してレーザトリミングを行うことを特徴とする
    レーザトリミング装置。
  5. 【請求項５】 ＩＣチップに内蔵され情報を記録するメ
    モリコアの不良メモリセルを冗長メモリセルと置換する
    際、該不良メモリセルのアドレスに対応したヒューズを
    切断するレーザトリミング用プログラムの内のＩＣチッ
    プに依存しない共通のプログラムを記録した共通プログ
    ラム記録部と、前記ヒューズの座標を求めるヒューズ座
    標計算プログラムをメモリコア毎に記録した座標計算プ
    ログラム記録部とを用いて、レーザトリミング用プログ
    ラムを作成するレーザトリミング用プログラム作成方法
    であって、 メモリコアの型を示す型情報および該メモリコアのＩＣ
    チップ内における配置を示すＩＣチップ内配置情報を含
    むメモリコア配置パラメータを入力するパラメータ入力
    ステップと、 前記パラメータ入力ステップで入力されたメモリコアの
    型情報に基づいて、前記座標計算プログラム記録部から
    該メモリコアに対応するヒューズ座標計算プログラムを
    選択する選択ステップと、 前記選択ステップで選択された該メモリコアに対応する
    ヒューズ座標計算プログラムと前記パラメータ入力ステ
    ップで入力された該メモリコアのＩＣチップ内における
    メモリコア配置パラメータとに基づいて、レーザトリミ
    ング用プログラムの内のＩＣチップに依存したヒューズ
    座標計算プログラムを作成するヒューズ座標計算プログ
    ラム作成ステップと、 前記共通プログラム記録部に記録された共通のプログラ
    ムに前記ヒューズ座標計算プログラム作成ステップで作
    成されたヒューズ座標計算プログラムを組み込むことに
    よりレーザトリミング用プログラムを作成するレーザト
    リミング用プログラム作成ステップとを備えたことを特
    徴とするレーザトリミング用プログラム作成方法。
  6. 【請求項６】 前記パラメータ入力ステップで入力され
    るメモリコア配置パラメータは、メモリコアの座標原点
    と該メモリコアが内蔵されたＩＣチップの座標原点との
    間のオフセット情報をさらに含み、 前記ヒューズ座標計算プログラム作成ステップは、前記
    選択ステップで選択された該メモリコアに対応するヒュ
    ーズ座標計算プログラムと前記パラメータ入力ステップ
    で入力された該メモリコアのＩＣチップ内におけるメモ
    リコア配置パラメータとに基づいて作成されたヒューズ
    座標プログラムを、前記オフセット情報により補正して
    レーザトリミング用プログラムの内のＩＣチップに依存
    したヒューズ座標計算プログラムを作成することを特徴
    とする請求項５記載のレーザトリミング用プログラム作
    成方法。
  7. 【請求項７】 請求項５または６記載のレーザトリミン
    グ用プログラム作成方法を実行するコンピュータが読み
    出し可能なプログラムを記録した記憶媒体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100404192C (zh) * 2002-11-21 2008-07-23 圣明纳-Sci公司 用于电阻器的激光微调的方法和系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104227243A (zh) * 2014-09-11 2014-12-24 深圳英诺激光科技有限公司 一种硬质材料激光深加工设备及加工方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4418474A (en) * 1980-01-21 1983-12-06 Barnett William P Precision resistor fabrication employing tapped resistive elements
US4381441A (en) * 1980-10-30 1983-04-26 Western Electric Company, Inc. Methods of and apparatus for trimming film resistors
JP2661015B2 (ja) * 1986-06-11 1997-10-08 株式会社ニコン 位置合わせ方法
JPH071640B2 (ja) * 1987-06-03 1995-01-11 三菱電機株式会社 半導体記憶装置の欠陥救済装置
US5015989A (en) * 1989-07-28 1991-05-14 Pacific Hybrid Microelectronics, Inc. Film resistor with enhanced trimming characteristics
JP2796590B2 (ja) * 1991-08-07 1998-09-10 三菱電機株式会社 メモリ装置及びそれを使用したデータ処理装置
US5381137A (en) * 1992-10-26 1995-01-10 Motorola, Inc. RF tagging system and RF tags and method
JP2616413B2 (ja) * 1993-11-22 1997-06-04 日本電気株式会社 リペアデータの編集装置およびリペアデータの編集方法
US5781021A (en) * 1994-01-11 1998-07-14 Key Solutions Ltd. Universal fixtureless test equipment
US5685995A (en) * 1994-11-22 1997-11-11 Electro Scientific Industries, Inc. Method for laser functional trimming of films and devices
US6037799A (en) * 1995-12-29 2000-03-14 Stmicroelectronics, Inc. Circuit and method for selecting a signal
US5946210A (en) * 1996-04-19 1999-08-31 Vlt Corporation Configuring power converters
JP2848339B2 (ja) * 1996-06-14 1999-01-20 日本電気株式会社 冗長デコード回路
JPH11260924A (ja) * 1998-03-10 1999-09-24 Mitsubishi Electric Corp 半導体集積回路装置のテスト方法
US6338032B1 (en) * 1998-12-16 2002-01-08 Analog Devices, Inc. System and method for trimming IC parameters
US6240033B1 (en) * 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
JP4115045B2 (ja) * 1999-07-02 2008-07-09 株式会社ルネサステクノロジ 半導体記憶装置
JP2002043427A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置のトリミング方法と半導体装置のトリミング装置および半導体装置のトリミングテーブルの作成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100404192C (zh) * 2002-11-21 2008-07-23 圣明纳-Sci公司 用于电阻器的激光微调的方法和系统

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