KR20150130888A - 셀프 리페어 동작을 수행하는 반도체 메모리 장치 - Google Patents

셀프 리페어 동작을 수행하는 반도체 메모리 장치 Download PDF

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KR20150130888A
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Abstract

본 발명의 일 실시예에 의한 반도체 메모리 장치는 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이, 읽기 또는 쓰기 요청에 따라 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부, 리페어 주소를 저장하고 읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 내부 주소를 생성하는 주소 생성부, 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록, ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블 및 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 주소 생성부를 제어하는 리페어 제어부를 포함한다.

Description

셀프 리페어 동작을 수행하는 반도체 메모리 장치{SEMICONDCUTOR MEMORY DEVICE PERFORMING SELF REPAIR OPERATION}
본 발명은 반도체 메모리 장치에 관한 것으로서 특히 메모리 컨트롤러의 지시 없이 스스로 리페어 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 메모리 컨트롤러에서 셀의 페일 여부를 판정하고, 페일이 발생한 셀에 대한 리페어 명령을 제공하면 이에 따라 내부의 퓨즈를 커팅하는 동작을 수행하여 페일이 발생한 셀을 리던던트 셀로 리페어하였다.
반도체 메모리 장치의 셀 크기가 작아지면서 비트 에러율이 높아지고 있다. 이에 따라 컨트롤러의 부담을 줄이는 동시에 비트 에러율을 낮출 수 있는 반도체 메모리 장치가 요구되고 있다.
본 발명은 메모리 컨트롤러의 리페어 명령이 없더라도 스스로 리페어 동작을 수행하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이, 읽기 또는 쓰기 요청에 따라 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부, 리페어 주소를 저장하고 읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 내부 주소를 생성하는 주소 생성부, 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록, ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블 및 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 주소 생성부를 제어하는 리페어 제어부를 포함한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 로직 다이와 다수의 셀 다이가 적층된 것으로서 다수의 셀 다이 각각은 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이 및 리페어 주소를 저장하고 로직 다이로부터 제공되는 제 1 내부 주소와 리페어 주소에 따라 제 2 내부 주소를 생성하는 주소 생성부를 포함하고, 로직 다이는 읽기 또는 쓰기 요청에 따라 상기 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부, 읽기 또는 쓰기 요청된 외부 주소에 따라 제 1 내부 주소를 생성하는 메인 주소 디코더, 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록, ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블 및 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 주소 생성부를 제어하는 리페어 제어부를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이, 읽기 또는 쓰기 요청에 따라 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부, 리페어 주소를 저장하고 읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 내부 주소를 생성하는 주소 생성부, 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록, ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블 및 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 주소 생성부를 제어하는 리페어 제어부를 포함하는 반도체 메모리 장치와 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치의 동작 방법은 읽기 요청된 주소에 대응하는 메모리 셀 어레이에서 데이터와 패리티를 읽는 제 1 단계, 데이터와 패리티에 대하여 패리티 연산을 수행하는 제 2 단계, 패리티 연산 결과 페일이 발생한 경우 읽기 요청된 주소와 페일 발생 회수를 연관하여 저장하는 제 3 단계 및 페일 발생 회수가 임계점을 초과한 경우 읽기 요청된 주소를 리페어하는 제 4 단계를 포함한다.
본 발명에 의한 반도체 메모리 장치는 메모리 컨트롤러의 명령이 없더라도 스스로 리페어 동작을 수행함으로써 컨트롤러의 부담을 줄이는 동시에 비트 에러율을 더욱 낮출 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 블록도.
도 2는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 블록도.
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 블록도.
도 4는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 읽기 동작을 나타내는 순서도.
도 5는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 마스크 쓰기 동작을 나타내는 순서도.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다. 이하의 개시에서 동일한 참조 번호는 실질적으로 동일한 구성을 지시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치(1000)의 블록도이다.
반도체 메모리 장치(1000)는 메인 셀 어레이(110), 메인 셀 어레이(110)에 대응하는 패리티 정보를 저장하는 메인 패리티 어레이(120), 리던던트 셀 어레이(130), 리던던트 셀 어레이(130)에 대응하는 패리티 정보를 저장하는 리던던트 패리티 어레이(140)를 구비한 메모리 셀 어레이(100)를 포함한다.
반도체 메모리 장치(1000)는 메모리 컨트롤러(10)로부터 명령(command)을 수신하여 읽기, 쓰기 등의 동작을 제어하는 명령 제어부(200), 메모리 컨트롤러(10)로부터 외부 주소(add)를 수신하여 내부 주소(iadd)를 생성하는 주소 생성부(300), 메모리 컨트롤러(10)와 데이터(data)를 송수신하는 데이터 버퍼(400)를 포함한다. 명령 제어부(200), 데이터 버퍼(400)의 동작은 일반적인 것으로서 구체적인 설명을 생략한다.
주소 생성부(300)는 외부 주소(add)를 디코딩하여 내부 주소(iadd)를 생성하는 주소 디코더(310)와 리페어된 주소의 정보를 저장하는 리페어 주소 저장부(320)를 포함한다.
리페어 주소 저장부(320)는 외부 주소(add)가 리페어된 주소인지 여부를 판정할 수 있다. 주소 디코더(310)는 외부 주소(add)가 리페어된 주소로 판정된 경우 메인 셀 어레이(110)가 아닌 리던던트 셀 어레이(130)에 대응하는 내부 주소(iadd)를 생성한다. 리페어 주소 저장부(320)는 전기적으로 블로잉할 수 있는 e-퓨즈 어레이를 사용하여 구현될 수 있다.
반도체 메모리 장치(1000)는 ECC 블록(500)을 포함한다. ECC 블록(500)은 읽기 동작시 메모리 셀 어레이(100)로부터 출력되는 데이터(data)와 패리티(parity)로부터 패리티 연산을 수행하여 페일 여부를 판정한다.
또한 ECC 블록(500)은 쓰기 동작시 메모리 컨트롤러(10)로부터 제공된 데이터에 대하여 패리티를 생성하여 데이터와 패리티를 메모리 셀 어레이(100)에 제공한다.
반도체 메모리 장치(1000)는 리페어 제어부(600)를 포함한다. 리페어 제어부(600)는 ECC 블록(500)에서 패리티 연산을 수행한 결과 페일이라고 판정하는 경우 그 주소와 그 주소에서의 페일 발생 회수를 연관하여 주소 테이블(700)에 저장한다. 본 실시예에서 주소 테이블(700)에 저장되는 주소는 외부 주소(add)이다.
ECC 블록(600)에서 출력되는 페일은 소프트 페일로서 정정될 수 있는 것일 수도 있고 하드 페일로서 정정될 수 없는 것일 수도 있다.
소프트 페일의 경우에 리페어 제어부(700)는 주소 테이블(800)에서 페일 발생 회수를 갱신한다. 페일 발생 회수를 갱신하고 그 회수가 임계점을 초과하는 경우 해당 주소에 대한 리페어 동작을 즉시 개시할 수도 있고 리페어 동작을 예를 들어 아이들(idle) 상태와 같이 미리 지정된 시점까지 연기할 수도 있다.
하드 페일이 발생한 경우에는 주소 테이블(800)에서 해당 주소에 대응하는 페일 발생 회수를 임계점을 초과하는 값으로 설정하고 전술한 미리 지정된 시점까지 리페어 동작을 연기할 수도 있고, 해당 주소에 대한 리페어 동작을 즉시 개시할 수도 있다.
리페어 동작은 리페어 제어부(600)가 리페어 주소 저장부(320)에 리페어 할 외부 주소를 저장하는 동작으로서 e-퓨즈 어레이의 경우 e 퓨즈 어레이를 블로잉할 수 있도록 제어 신호를 제공하는 동작에 대응한다.
본 발명에 있어서 리페어 동작은 메모리 컨트롤러(10)의 지시가 없더라도 반도체 메모리 장치(1000) 내부에서 독자적으로 수행될 수 있다.
전술한 바와 같이 리페어 동작을 수행하는 시점은 실시예에 따라 달라질 수 있다.
예를 들어 리페어 동작은 반도체 메모리 장치(1000)가 아이들 상태인 경우에 수행될 수 있다. 아이들 상태에서 리페어 제어부(600)는 주소 테이블(700)에 저장된 외부 주소 중 페일 발생 회수가 임계점을 초과하는 것들을 식별하여 해당 외부 주소를 리페어 주소 저장부(320)에 저장한다.
하드 페일을 발견한 경우 또는 주소 테이블(700)에서 페일 발생 회수를 갱신한 후 갱신된 회수가 임계점을 초과하는 경우에는 곧바로 해당 주소에 대하여 리페어 동작을 진행할 수도 있다.
반도체 메모리 장치(1000)는 리페어 동작을 진행하는 동안 활성화된 플래그(flag)를 메모리 컨트롤러(10)에 제공할 수 있다. 또한 리페어가 수행되는 외부 주소를 메모리 컨트롤러(10)에 제공할 수 있다. 이를 통해 메모리 컨트롤러(10)는 리페어가 수행되는 주소를 포함하는 뱅크에 대해서는 리페어가 종료될 때까지 스케줄링을 연기할 수 있다.
외부 주소가 리페어 된 이후에 해당 외부 주소에서의 페일 발생 회수가 임계점을 다시 초과하는 경우에는 그 외부 주소를 추가로 리페어 할 수 있다. 이러한 추가 리페어 동작은 페일이 발생한 외부 주소를 기존의 내부 주소 대신에 새로운 내부 주소와 연관시키는 동작을 통해 수행될 수 있다.
쓰기 동작시 주소 생성부(300)는 입력된 외부 주소(add)와 저장된 리페어 주소를 참조하여 내부 주소(iadd)를 생성하고 이에 따라 쓰기 요청된 데이터는 메인 셀 어레이(110) 또는 리던던트 셀 어레이(130)에 저장된다. 쓰기 동작시 ECC 블록(500)은 페일 여부를 판정하지 않으며 리페어 제어부(600)는 주소 테이블(700)을 갱신하지 않는다.
도 2는 본 발명의 다른 실시예에 의한 반도체 메모리 장치(1000)의 블록도이다.
도 2의 반도체 메모리 장치(1000)는 내부 명령 제어부(900)를 추가로 구비한다. 내부 명령 제어부(800)는 마스크 쓰기 동작(masked write)을 제어할 수 있다.
마스크 쓰기 동작은 예를 들어서 메모리 셀 어레이(100)가 M 바이트의 데이터 폭을 가지는 경우 M 바이트 중 N 바이트의 데이터만 쓰기 위하여 수행되는 동작이다(M, N은 자연수, N < M).
위의 경우 M-N 바이트의 데이터는 기존에 저장된 그대로 유지되고 N 바이트의 데이터만 수정되므로 먼저 기존 M 바이트의 데이터를 읽기 위한 내부 읽기 동작이 선행된다.
메모리 컨트롤러(10)로부터 마스크 쓰기 명령이 제공되면 명령 제어부(200)는 내부 명령 제어부(800)를 제어하여 내부 읽기 동작을 수행하도록 한다.
내부 읽기 동작은 마스크 쓰기 동작이 수행될 N 바이트의 데이터를 포함하는 M 바이트의 데이터에 대한 읽기 동작으로서 도 1을 참조하여 설명한 읽기 동작과 실질적으로 동일하게 수행된다.
내부 읽기 동작시 ECC 블록(500)은 출력된 M 바이트의 데이터와 이에 대응하는 패리티로부터 패리티 연산을 수행하고 리페어 제어부(600)는 페일 발생 여부에 따라 주소 테이블(700)을 갱신한다.
내부 읽기 동작시 메모리 셀 어레이(100)로부터 출력된 데이터 중 마스크 쓰기를 수행할 N 바이트를 제외한 나머지 M-N 바이트의 데이터는 데이터 버퍼(400) 또는 ECC 블록(500) 내에 임시 저장된다.
내부 읽기 동작이 완료되면 내부 명령 제어부(800)는 내부 쓰기 동작을 제어한다.
내부 쓰기 동작은 임시 저장된 M-N 바이트의 데이터와 쓰기 요청된 N 바이트를 포함하는 총 M 바이트의 데이터를 메모리 셀 어레이(100)에 쓰는 동작이다.
ECC 블록(500)은 총 M 바이트의 데이터에 대하여 패리티 연산을 수행하여 이에 대응하는 새로운 패리티를 생성한다. M 바이트의 데이터와 패리티는 메모리 셀 어레이(100)에 저장된다.
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 블록도이다.
도 3의 반도체 장치(3000)는 로직 다이(A)와 다수의 셀 다이(B)가 적층된 구조를 가진다.
도시된 바와 같이 다수의 셀 다이(B) 각각에는 메모리 셀 어레이(100)와 주소 생성부(300)가 배치되고, 로직 다이(A)에는 메모리 셀 어레이(100)와 주소 생성부(300)를 제외한 나머지 블록들이 배치될 수 있다.
로직 다이(A)는 외부 주소(add)를 일차적으로 디코딩하여 각 다이별로 제공되는 제 1 내부 주소(iadd1)를 생성하는 메인 주소 디코더(330)를 더 포함할 수 있다. 제 1 내부 주소(iadd1)는 셀 다이(B) 각각에 제공되는데 셀 다이 각각에 포함된 주소 생성부(300)는 그 내부에 저장된 리페어 주소를 참조하여 제 1 내부 주소(iadd1)를 디코딩하여 제 2 내부 주소(iadd2)를 출력한다.
도 3에서 제 1 내부 주소(iadd1)와 제 2 내부 주소(iadd2)의 관계는 도 1, 2에서 외부 주소(add)와 내부 주소(iadd)의 관계와 같은 것으로 이해할 수 있다.
도 3에서 로직 다이(A)와 셀 다이(B)이 사이에서는 관통 전극(TSV)을 통해 데이터 신호, 제어 신호 등을 주고 받을 수 있다. 도 3에서는 각종 제어 신호를 위한 관통 전극의 도시는 생략하고 주소와 데이터 신호만을 위한 관통 전극을 단순화하여 도시하였다.
읽기 동작시 셀 다이(B)로부터 데이터와 패리티가 출력되면 ECC 블록(500)은 페일 여부를 판정한다. 페일이 발생하면 리페어 제어부(600)는 주소 테이블(700)에 페일이 발생한 제 1 내부 주소(iadd1)에 대응하는 페일 발생 회수를 갱신한다.
리페어 제어부(600)는 페일이 발생한 회수가 임계점을 초과한 제 1 내부 주소(iadd1) 또는 하드 페일이 발생한 제 1 내부 주소(iadd1)에 대해서는 리페어 동작을 제어한다.
리페어 동작시 리페어 제어부(600)는 리페어를 수행할 제 1 내부 주소(iadd1)에 대응하는 셀 다이를 찾고 이에 포함된 주소 생성부(300)의 리페어 주소 저장부(320)에 제 1 내부 주소(iadd1)를 리페어 주소로서 저장한다. 리페어 주소 저장부(320)가 e-퓨즈 어레이를 포함하는 경우 리페어 제어부(600)는 해당 제 1 내부 주소(iadd1)가 리페어 주소로서 저장될 수 있도록 퓨즈를 블로잉하기 위한 제어 신호를 제공한다.
도 3의 반도체 메모리 장치(1000)는 적층 구조라는 점을 제외하고 도 1, 2에 설명된 반도체 메모리 장치와 실질적으로 동일하므로 반복적인 설명은 생략한다.
도 4는 본 발명에 의한 반도체 메모리 장치의 읽기 동작을 나타내는 순서도이다.
반도체 메모리 장치(1000)는 읽기 명령을 수신하면(S110) 읽기 동작을 수행하여 메모리 셀 어레이(100)에서 데이터와 패리티를 출력하고 이를 ECC 블록(500)에 제공한다(S120).
ECC 블록(500)은 패리티 연산을 수행하고(S130), 페일이 존재하는지 판단한다(S140).
페일이 존재하지 않으면 데이터를 출력하고(S141) 종료한다.
페일이 존재하면 페일이 정정될 수 있는지 판단한다(S150).
소프트 페일과 같이 페일이 정정되는 경우에는 정정된 데이터를 출력하고(S141) 동시에 주소 테이블(700)에서 외부 주소에서의 페일 발생 회수(a)를 증가시킨다(S152).
페일 발생 회수(a)가 임계점(N)을 초과하거나 단계(S150)에서 하드 페일과 같이 정정되지 않는 페일이 발생한 경우에는 단계(S151)로 진행하여 리페어 동작을 개시한다.
단계(S151)에서는 리페어 동작을 개시하는 플래그와 리페어가 수행되는 주소를 메모리 컨트롤러(10)에 제공한다. 이를 통해 메모리 컨트롤러(10)는 리페어가 수행되는 주소를 포함하는 뱅크에 대해서 리페어가 종료될 때까지 스케줄링 순위를 낮출 수 있다.
다음으로 리페어 제어부(600)는 주소 생성부(300)의 리페어 주소 저장부(320)에 리페어 주소를 저장함으로써 리페어를 수행한다(S160). 전술한 바와 같이 리페어 주소 저장부(320)는 e-퓨즈 어레이를 포함할 수 있고 이때 리페어 제어부(600)는 리페어 할 외부 주소에 대응하여 e-퓨즈 어레이를 블로잉하는 제어 신호를 생성한다.
리페어 동작이 종료되면 메모리 컨트롤러(10)에 제공되는 플래그를 비활성화할 수 있다.
도 5는 본 발명에 의한 반도체 메모리 장치의 마스크 쓰기 동작을 나타내는 순서도이다.
반도체 메모리 장치(1000)는 마스크 쓰기 명령을 수신하면(S210) 내부 읽기 동작을 수행하여 메모리 셀 어레이(100)에서 데이터와 패리티를 출력하고 이를 ECC 블록(500)에 제공한다(S220).
ECC 블록(500)은 패리티 연산을 수행하고(S230), 페일이 존재하는지 판단한다(S240).
페일이 존재하지 않으면 쓰기 요청된 데이터와 내부 읽기를 통해 제공된 데이터로부터 새로운 데이터를 생성하고 이를 이용하여 새로운 패리티를 연산한 후(S241) 새로운 데이터와 패리티를 메모리 셀 어레이(100)에 기록하고(S241) 종료한다.
페일이 존재하면 페일이 정정될 수 있는 것인지 판단한다(S250).
소프트 페일과 같이 페일이 정정되는 경우에는 정정된 데이터를 이용하여 단계(S241), 단계(S242)를 진행하고, 동시에 주소 테이블(700)에서 외부 주소에서의 페일 발생 회수(a)를 증가시킨다(S252).
페일 발생 회수(a)가 임계점(N)을 초과하거나 단계(S250)에서 하드 페일과 같이 정정되지 않는 페일이 발생한 경우에는 단계(S251)로 진행하여 리페어 동작을 개시한다.
단계(S251)에서는 리페어 동작을 개시하는 플래그와 리페어가 수행되는 주소를 메모리 컨트롤러(10)에 제공한다. 이를 통해 메모리 컨트롤러(10)는 리페어가 수행되는 주소를 포함하는 뱅크에 대해서는 리페어가 종료될 때까지 스케줄링 우선순위를 낮출 수 있다.
다음으로 리페어 제어부(600)는 내부 주소 생성부(300)의 리페어 주소 저장부(320)를 프로그램하여 리페어를 수행한다(S260). 전술한 바와 같이 리페어 주소 저장부(320)는 e-퓨즈 어레이를 포함할 수 있고 이때 리페어 제어부(600)는 리페어할 외부 주소에 대응하여 e-퓨즈 어레이를 블로잉하는 제어 신호를 생성한다.
리페어 동작이 종료되면 플래그를 비활성화할 수 있다.
이상에서는 첨부한 도면을 참조하여 본 발명에 의한 반도체 장치를 개시하였다. 이상의 개시는 본 발명의 설명을 위한 것으로서 본 발명의 권리범위가 이상의 개시에 의해 한정되는 것은 아니며 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의하여 정해진다.
1000: 반도체 장치
100: 메모리 셀 어레이
200: 명령 제어부
300: 주소 생성부
310: 주소 디코더
320: 리페어 주소 저장부
330: 서브 주소 디코더
400: 데이터 버퍼
500: ECC 블록
600: 리페어 제어부
700: 주소 테이블
800: 내부 명령 제어부

Claims (19)

  1. 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이;
    읽기 또는 쓰기 요청에 따라 상기 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부;
    리페어 주소를 저장하고 읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 내부 주소를 생성하는 주소 생성부;
    상기 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록;
    ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블; 및
    상기 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 상기 주소 생성부를 제어하는 리페어 제어부
    를 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서, 상기 주소 생성부는
    상기 리페어 제어부의 제어에 따라 상기 리페어 주소를 저장하는 리페어 주소 저장부 및
    읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 상기 내부 주소를 생성하는 주소 디코더
    를 포함하는 반도체 메모리 장치.
  3. 청구항 2에 있어서, 상기 리페어 주소 저장부는 상기 리페어 주소에 대응하여 블로잉되는 e-퓨즈 어레이를 포함하는 반도체 메모리 장치.
  4. 청구항 3에 있어서, 상기 리페어 제어부는 상기 리페어 주소에 대응하여 상기 e-퓨즈 어레이를 블로잉하는 제어 신호를 생성하는 반도체 메모리 장치.
  5. 청구항 1에 있어서, 상기 주소 테이블에서 페일 발생 회수와 연관되어 저장되는 주소 및 상기 리페어 주소는 외부 주소인 반도체 메모리 장치.
  6. 청구항 1에 있어서, 상기 리페어 제어부가 상기 리페어 주소를 저장하는 동안 활성화된 플래그 및 상기 리페어 주소를 출력하는 반도체 메모리 장치.
  7. 청구항 1에 있어서, 마스크 쓰기 동작시 내부 읽기 동작 및 내부 쓰기 동작을 제어하는 내부 명령 제어부를 더 포함하는 반도체 메모리 장치.
  8. 로직 다이와 다수의 셀 다이가 적층된 반도체 메모리 장치에서,
    상기 다수의 셀 다이 각각은
    메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이 및
    리페어 주소를 저장하고 상기 로직 다이로부터 제공되는 제 1 내부 주소와 상기 리페어 주소에 따라 제 2 내부 주소를 생성하는 주소 생성부
    를 포함하고,
    상기 로직 다이는
    읽기 또는 쓰기 요청에 따라 상기 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부;
    읽기 또는 쓰기 요청된 외부 주소에 따라 상기 제 1 내부 주소를 생성하는 메인 주소 디코더;
    상기 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록;
    ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블; 및
    상기 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 상기 주소 생성부를 제어하는 리페어 제어부
    를 포함하는 반도체 메모리 장치.
  9. 청구항 8에 있어서, 상기 주소 생성부는
    상기 리페어 제어부의 제어에 따라 상기 리페어 주소를 저장하는 리페어 주소 저장부 및
    상기 제 1 내부 주소와 상기 리페어 주소에 따라 상기 제 2 내부 주소를 생성하는 주소 디코더
    를 포함하는 반도체 메모리 장치.
  10. 청구항 9에 있어서, 상기 리페어 주소 저장부는 상기 리페어 주소에 대응하여 블로잉되는 e-퓨즈 어레이를 포함하는 반도체 메모리 장치.
  11. 청구항 10에 있어서, 상기 리페어 제어부는 상기 리페어 주소에 대응하여 상기 e-퓨즈 어레이를 블로잉하는 제어 신호를 생성하는 반도체 메모리 장치.
  12. 청구항 8에 있어서, 상기 주소 테이블에서 페일 발생 회수와 연관되어 저장되는 주소 및 상기 리페어 주소는 상기 제 1 내부 주소인 반도체 메모리 장치.
  13. 청구항 8에 있어서, 상기 리페어 제어부가 상기 리페어 주소를 저장하는 동안 활성화된 플래그 및 상기 리페어 주소를 출력하는 반도체 메모리 장치.
  14. 청구항 8에 있어서, 상기 로직 다이는 마스크 쓰기 동작시 내부 읽기 동작 및 내부 쓰기 동작을 제어하는 내부 명령 제어부를 더 포함하는 반도체 메모리 장치.
  15. 메인 셀 어레이와 리페어 셀 어레이를 포함하는 메모리 셀 어레이;
    읽기 또는 쓰기 요청에 따라 상기 메모리 셀 어레이의 입출력 동작을 제어하는 명령 제어부;
    리페어 주소를 저장하고 읽기 또는 쓰기 요청된 외부 주소와 상기 리페어 주소에 따라 내부 주소를 생성하는 주소 생성부;
    상기 메모리 셀 어레이에 입출력되는 데이터에 대하여 패리티 연산을 수행하는 ECC 블록;
    ECC 블록에서 페일이 발생한 경우 페일이 발생한 주소와 페일 발생 회수를 연관하여 저장하는 주소 테이블; 및
    상기 주소 테이블에 저장된 페일 발생 회수에 따라 리페어 주소를 선택하고 선택된 리페어 주소의 정보를 저장하도록 상기 주소 생성부를 제어하는 리페어 제어부
    를 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  16. 청구항 15에 있어서, 상기 반도체 메모리 장치는 상기 리페어 제어부가 상기 리페어 주소를 저장하는 동안 활성화된 플래그 및 상기 리페어 주소를 출력하고, 상기 메모리 컨트롤러는 상기 플래그가 활성화된 동안 상기 리페어 주소와 연관된 뱅크에 대해서 스케줄링 우선 순위를 낮추는 메모리 시스템.
  17. 읽기 요청된 주소에 대응하는 메모리 셀 어레이에서 데이터와 패리티를 읽는 제 1 단계;
    상기 데이터와 패리티에 대하여 패리티 연산을 수행하는 제 2 단계;
    상기 패리티 연산 결과 페일이 발생한 경우 상기 읽기 요청된 주소와 페일 발생 회수를 연관하여 저장하는 제 3 단계 및
    상기 페일 발생 회수가 임계점을 초과한 경우 상기 읽기 요청된 주소를 리페어하는 제 4 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 청구항 17에 있어서, 상기 패리티 연산 결과 발생한 페일이 복구 불가능한 페일인 경우 상기 페일이 발생한 주소에 대하여 상기 페일 발생 회수에 관계없이 리페어를 수행하는 제 5 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  19. 청구항 17에 있어서, 상기 제 4 단계가 진행되기 전에 활성화된 플래그와 리페어 주소를 제공하는 단계와 상기 제 4 단계가 종료된 이후 상기 플래그를 비활성화하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.

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