JP2009134842A - アンチヒューズリペア制御回路およびそれを有するｄｒａｍを含む半導体装置 - Google Patents

Abstract

【課題】 マルチチップパッケージに集積された半導体メモリ装置が、個別にアンチヒューズリペアを行い得るアンチヒューズリペア制御回路を提供する。
【解決手段】 アンチヒューズリペア制御回路は、外部からデータマスク信号が入力され、アンチヒューズリペア用の制御信号が入力されるとデータマスク信号を出力するデータマスク信号入力回路、データマスク信号入力回路からデータマスク信号が入力されると、アンチヒューズリペアアドレスを受信してリペアするアンチヒューズセルのセルアドレスを活性化するセルアドレス活性化部、セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じてセルアドレス活性化部からのセルアドレスをコーディングして、リペアイネーブル信号と駆動信号を生成し出力するリペアイネーブル部、駆動信号イネーブル時にリペアイネーブル信号とアドレスが活性化するとアンチヒューズセルにリペア電圧を供給するリペア部を含む。
【選択図】 図２

Description

本発明は半導体メモリ装置に関するものである。より詳しくは、本発明は、マルチチップパッケージに集積された半導体メモリ装置が個別的にアンチヒューズリペアを行えるように改善されたアンチヒューズリペア制御回路、および、マルチチップパッケージに集積され、前記アンチヒューズリペア制御回路を有するＤＲＡＭを含む半導体装置に関するものである。

最近、モバイル機器が多様に開発されており、モバイル機器の機能を改善するために多機能を有する半導体装置が要求されている。

単一メモリチップとしての半導体装置には、多機能の実現に限界がある。このため、同一ＤＲＡＭまたはＤＲＡＭとフラッシュメモリとを共に集積したマルチチップパッケージの構造が、半導体装置で具現されている。

前記のようにパッケージに具現された半導体装置では、内蔵されたＤＲＡＭのようなチップに発生するビットフェイルをリペアするために、アンチヒューズリペア技術が利用される。

アンチヒューズリペア技術は、レーザーによってヒューズをカッティングするのではなく、パッケージレベルでビットフェイルが発生した位置のアンチヒューズの両端に高電圧を印加して、アンチヒューズを溶かすことによってビットフェイルを解消するものである。

一般的なマルチチップパッケージは、実装されたチップ等が入力アドレス、クロック信号、および命令語を共有する構造を有する。図１Ａは、フラッシュメモリと二つのモバイルＤＲＡＭが一つにパッケージングされる例を示しており、図１Ｂは、二つのモバイルＤＲＡＭが一つにパッケージングされる例を示している。

図１Ａおよび図１Ｂに示すように、一つのマルチチップパッケージに含まれる二つのＤＲＡＭは、データ入出力（ＤＡＴＡＩＯ）ポートは個別的に分離しているが、入力アドレス、クロック信号および命令語は共有する。

したがって、ビットフェイルがいずれか一つのＤＲＡＭで発生した場合、リペア情報は二つのＤＲＡＭに全て伝えられて、その結果、ビットフェイルが発生したＤＲＡＭと正常なＤＲＡＭが、共にアンチヒューズリペア動作を行う。

したがって、従来のマルチチップパッケージのような半導体装置では、アンチヒューズリペア動作を行う際に、正常ＤＲＡＭがアンチヒューズリペア動作を行うようになって、その結果、半導体装置のリペア効率が半分以下に低下する問題点がある。

本発明の目的は、アンチヒューズリペアが自分に相当しない場合、データマスク信号によって、リペア動作をマスクすることができるアンチヒューズリペア制御回路を提供することにある。

本発明の他の目的は、ビットフェイルが発生したＤＲＡＭだけがリペア動作を選択的に行うことによって、複数のＤＲＡＭが実装されたマルチチップパッケージのような半導体装置のリペア効率を改善することにある。

本発明によるアンチヒューズリペア制御回路は、外部からデータマスク信号が入力され、アンチヒューズリペアのためのテスト制御信号が入力されると前記データマスク信号を出力するデータマスク信号入力回路、前記データマスク信号入力回路から出力される前記データマスク信号が入力されると、アンチヒューズリペアアドレスを受信して、リペアするアンチヒューズセルのセルアドレスを活性化するセルアドレス活性化部、前記セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じて、前記セルアドレス活性化部から出力される前記セルアドレスをコーディングして、リペアイネーブル信号と駆動信号を生成し出力するリペアイネーブル部、および、前記駆動信号がイネーブルされた状態で前記リペアイネーブル信号と前記アドレスが活性化すると前記アンチヒューズセルにリペア電圧を供給するリペア部を具備することを特徴とする

ここで、前記データマスク信号入力回路は、前記テスト制御信号が入力されるとデータマスクイネーブル信号を出力するテスト制御部、および、外部から入力される前記データマスク信号をバッファリングし、前記データマスクイネーブル信号に応じて、バッファリングされた前記データマスク信号を出力するデータマスクバッファーを備えることができる。

そして、前記テスト制御部は、前記テスト制御信号が入力されて前記データマスクバッファーから前記データマスク信号が出力されると、アンチヒューズリペアのための前記リペア電圧のポンピングを制御するポンピングイネーブル信号を出力する出力部をさらに備えることができる。

また、前記リペアイネーブル部は、前記セルアドレスをコーディングして、ローリペアイネーブル信号とロー駆動信号を生成し、前記セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じて前記ローリペアイネーブル信号と前記ロー駆動信号を出力するローリペアイネーブル部、および、前記セルアドレスをコーディングして、コラムリペアイネーブル信号とコラム駆動信号を生成し、前記セルアドレスに相当する前記アンチヒューズセルのイネーブルの可否に応じて前記コラムリペアイネーブル信号と前記コラム駆動信号を出力するコラムリペアイネーブル部を備えることができる。

そして、ローリペアイネーブル部は、前記セルアドレスをコーディングして、前記ローリペアイネーブル信号と前記ロー駆動信号を生成するコーディング部、前記アンチヒューズセルのイネーブル状態により前記ローリペアイネーブル信号を出力する第１出力部、および、前記アンチヒューズセルのイネーブル状態により前記ロー駆動信号を出力する第２出力部を備えることができる。

そして、前記コーディング部は、前記セルアドレスの中のローアドレスと反転したコラムアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、前記ローアドレスと前記コラムアドレスとの論理的ナンド組み合わせをして、前記ロー駆動信号を生成することができる。

また、前記コラムリペアイネーブル部は、前記セルアドレスをコーディングして、前記コラムリペアイネーブル信号と前記コラム駆動信号を生成するコーディング部、前記アンチヒューズセルのイネーブル状態により前記コラムリペアイネーブル信号を出力する第１出力部、および、前記アンチヒューズセルのイネーブル状態により前記コラム駆動信号を出力する第２出力部を備えることができる。

そして、前記コーディング部は、前記セルアドレスの中のコラムアドレスと反転したローアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、ローアドレスとコラムアドレスとの論理的ナンド組み合わせをして、前記コラム駆動信号を生成することができる。

一方、本発明による半導体装置は、少なくとも命令語とアンチヒューズリペアアドレスを共有しながら、データマスク信号がそれぞれ独立的に入力される、一つのパッケージに含まれた二つ以上のＤＲＡＭを有し、前記ＤＲＡＭは前記アンチヒューズリペア制御回路を有する。

本発明によれば、アンチヒューズリペアが自分に相当するときにリペア動作を行い、アンチヒューズリペアが自分に相当しないときには、データマスク信号によってリペア動作をマスクすることによって、不必要なリペア動作を行うのを防止することができる。

また、複数のＤＲＡＭが実装されたマルチチップパッケージにおいて、ビットフェイルが発生したＤＲＡＭだけにリペア動作を選択的に行うことによって、リペア効率を改善することができる。

本発明は、図１Ａおよび図１Ｂに示すように、２個以上のＤＲＡＭがマルチチップパッケージに具現された半導体装置に適用され、各ＤＲＡＭは、入力アドレス、クロック信号および命令語は共有されているが、データ入出力ポートが分離されている点に着眼して、データマスク信号を利用して、ビットフェイルが発生したＤＲＡＭに対して選択的にリペア動作を行う構成を有する。

選択したＤＲＡＭは、パッケージレベルでビットフェイルが発生した位置のアンチヒューズの両端に高電圧を印加して、アンチヒューズを溶かすことによってビットフェイルを解消し、リペア動作がマスクされたＤＲＡＭはビットフェイル動作を遂行しない。

このために、マルチチップパッケージに具現された半導体装置の各ＤＲＡＭに、図２のアンチヒューズリペア制御回路が構成される。

図２のアンチヒューズリペア制御回路は、少なくとも命令語とアンチヒューズリペアアドレスを共有しながら、データマスク信号はそれぞれ独立的に入力される、一つのパッケージ内の二つ以上のＤＲＡＭに含まれる。

そして、ＤＲＡＭに構成されるアンチヒューズリペア制御回路は、データマスク信号ＤＭが入力されるデータマスクバッファー１０、テスト制御信号ＴＭＡＮＴＩＸ０、ＴＭＡＮＴＩＹ０、ＴＭＡＮＴＩＸ１、ＴＭＡＮＴＩＹ１が入力されるテスト制御部１２、リペア電圧をポンピングするリペア電圧ポンピング部１４、バッファリングされたデータマスク信号ＤＭＢとアンチヒューズリペアアドレスＡＮＴＩＸ０、ＡＮＴＩＹ０、ＡＮＴＩＸ１、ＡＮＴＩＹ１が入力されるセルアドレス活性化部１６、セルアドレスＡＸ、ＡＹが入力されるローリペアイネーブル部１８およびコラムリペアイネーブル部２０、リペア部２２、２６、ならびに、アンチヒューズセル２４、２８を含む。

ここで、データマスクバッファー１０とテスト制御部１２は、データマスク信号入力回路を成し、ローリペアイネーブル部１８とコラムリペアイネーブル部２０は、ローアドレスとコラムアドレスに対応する数に構成され、リペア部２２、２６とアンチヒューズセル２４、２８は、ローアドレスとコラムアドレスにそれぞれに対応することを示したものである

データマスクバッファー１０は、データマスク信号ＤＭを受信してバッファリングし、データマスクイネーブル信号ＤＭＥＮが不活性化すればバッファリングされたデータマスク信号ＤＭＢを出力し、データマスクイネーブル信号ＤＭＥＮが活性化すればバッファリングされたデータマスク信号ＤＭＢを出力しない。

テスト制御部１２は、テスト制御信号ＴＭＡＮＴＩＸ０、ＴＭＡＮＴＩＹ０、ＴＭＡＮＴＩＸ１、ＴＭＡＮＴＩＹ１を受信して、データマスクイネーブル信号ＤＭＥＮを生成し、データマスクイネーブル信号ＤＭＥＮをデータマスクバッファー１０に提供する。また、テスト制御部１２は、データマスクバッファー１０でバッファリングされたデータマスク信号ＤＭＢが出力されると、ポンピングイネーブル信号ＰＵＭＰＥＮを生成して、ポンピングイネーブル信号ＰＵＭＰＥＮをリペア電圧ポンピング部１４に提供する。

ここで、リペア電圧ポンピング部１４は、ポンピングイネーブル信号ＰＵＭＰＥＮが印加されると、リペアに利用する電源電圧ＶＤＤおよびバックバイアス電圧ＶＢＢをポンピングする。この時、一例として、ノーマルな状態で、電源電圧が１.８Ｖでありバックバイアス電圧が−１.８Ｖならば、アンチヒューズリペアのための電源電圧は３.５Ｖにポンピングされ、バックバイアス電圧も−３.５Ｖにポンピングされる。

そして、テスト制御部１２は、図３に示すように、入力部３０、ポンピングイネーブル信号出力部３２、およびデータマスクイネーブル信号出力部３４を含む。

入力部３０は、テスト制御信号ＴＭＡＮＴＩＸ０、ＴＭＡＮＴＩＹ０が入力されるノアゲートＮＯＲ１、テスト制御信号ＴＭＡＮＴＩＸ１、ＴＭＡＮＴＩＹ１が入力されるノアゲートＮＯＲ２、およびノアゲートＮＯＲ１、ＮＯＲ２の出力が入力されるナンドゲートＮＤ１を含む。入力部３０は、多数のテスト制御信号のうちの少なくともいずれか一つがハイレベルで入力されると、ハイレベルの信号を出力する。

さらに、ポンピングイネーブル信号出力部３２は、バッファリングされたデータマスク信号ＤＭＢと入力部３０のナンドゲートＮＤ１の出力とが入力されるナンドゲートＮＤ２と、これに直列に連結されたインバータＩＶ１、ＩＶ２を含む。これによってポンピングイネーブル信号出力部３２は、バッファリングされたデータマスク信号ＤＭＢが出力されると、入力部３０のナンドゲートＮＤ１の出力を、多数のインバ−ティング段階を経て、ポンピングイネーブル信号ＰＵＭＰＥＮとして出力する。

一方、セルアドレス活性化部１６は、データマスクバッファー１０でデータマスク信号ＤＭＢが活性化されて伝えられると、セルアドレスＡＸ、ＡＹを活性化せず、データマスク信号ＤＭＢが不活性化した状態であれば、セルアドレスＡＸ、ＡＹを活性化する。つまり、セルアドレス活性化部１６は、セル活性化によって、リペア動作のための自分のセルを選択する動作を行う。

そのために、セルアドレス活性化部１６は、図４に示すように、複数の自己セルアドレス活性化部４０、４２、４４、４６を含み、各自己セルアドレス活性化部４０、４２、４４、４６は、データマスク信号ＤＭ(図４に示したＤＭは図２のデータマスクバッファー１０から出力されたＤＭＢを意味する)を共有する。さらに、自己セルアドレス活性化部４０、４２、４４、４６は、アンチヒューズリペアアドレスＡＮＴＩＸ０、ＡＮＴＩＹ０、ＡＮＴＩＸ１、ＡＮＴＩＹ１をそれぞれ受信する。したがって、各自己セルアドレス活性化部４０、４２、４４、４６は、データマスク信号ＤＭのイネーブル状態によって、セルアドレスＡＸ、ＡＹ（ＡＸ<０>、ＡＹ<０>、ＡＸ<１>、ＡＹ<１>）を出力する。

一方、ローリペアイネーブル部１８とコラムリペアイネーブル部２０は、リペアイネーブル部を成す。

ここで、ローリペアイネーブル部１８は、セルアドレスＡＸ、ＡＹに相当するアンチヒューズセル２４のイネーブルの可否、つまり、アンチヒューズイネーブル信号ＦＵＳＥＥＮＸの状態に応じて、セルアドレス活性化部１６から出力されるセルアドレスＡＸ、ＡＹをコーディングして、リペアイネーブル信号ＡＮＴＩＥＮＸと駆動信号ＰＧＸを生成し、出力する。

ローリペアイネーブル部１８は、図５に示すように、コーディング部５０、リペアイネーブル信号ＡＮＴＩＥＮＸを出力する出力部５２、および駆動信号ＰＧＸを出力する出力部５４を含む。

コーディング部５０は、セルアドレスの中のコラムアドレスのＡＹが入力されるインバータＩＶ６、ローアドレスのＡＸとインバータＩＶ６の出力とが入力されるナンドゲートＮＤ３、およびローアドレスＡＸとコラムアドレスＡＹとが入力されるナンドゲートＮＤ４を含む。そして、出力部５２と出力部５４は、それぞれノアゲートＮＯＲ３、ＮＯＲ４、インバータＩＶ７、ＩＶ９、およびインバータＩＮ８、ＩＶ１０を含み、アンチヒューズイネーブル信号ＦＵＳＥＥＮＸとコーディング部５０のナンドゲートＮＤ３の出力、またはアンチヒューズイネーブル信号ＦＵＳＥＥＮＸとコーディング部５０のナンドゲートＮＤ４の出力とが入力される。したがって、出力部５２は、アンチヒューズイネーブル信号ＦＵＳＥＥＮＸの状態に応じて、コーディング部５０のナンドゲートＮＤ３の出力をリペアイネーブル信号ＡＮＴＩＥＮＸとして出力し、出力部５４は、アンチヒューズイネーブル信号ＦＵＳＥＥＮＸの状態に応じて、コーディング部５０のナンドゲートＮＤ４の出力を駆動信号ＰＧＸとして出力する。

結局、出力部５２、５４は、現在アンチヒューズセル２４がリペアされない状態であれば、アンチヒューズイネーブル信号ＡＮＴＩＥＮＸと駆動信号ＰＧＸとを出力する。

また、コラムリペアイネーブル部２０は、セルアドレスＡＸ、ＡＹに相当するアンチヒューズセル２８のイネーブルの可否、つまり、アンチヒューズイネーブル信号ＦＵＳＥＥＮＹの状態に応じて、セルアドレス活性化部１６から出力されるセルアドレスＡＸ、ＡＹをコーディングして、リペアイネーブル信号ＡＮＴＩＥＮＹと駆動信号ＰＧＹを生成し、出力する。

コラムリペアイネーブル部２０は、図６に示すように、コーディング部６０、リペアイネーブル信号ＡＮＴＩＥＮＹを出力する出力部６２、および駆動信号ＰＧＹを出力する出力部６４を含む。

コーディング部６０は、セルアドレスの中のローアドレスのＡＸが入力されるインバータＩＶ１１、コラムアドレスのＡＹとインバータＩＶ１１の出力とが入力されるナンドゲートＮＤ５、およびローアドレスＡＸとコラムアドレスＡＹとが入力されるナンドゲートＮＤ６を含む。そして、出力部６２と出力部６４は、それぞれノアゲートＮＯＲ５、ＮＯＲ６、インバータＩＶ１２、ＩＶ１４、およびインバータＩＮ１３、ＩＶ１５を含み、アンチヒューズイネーブル信号ＦＵＳＥＥＮＹとコーディング部６０のナンドゲートＮＤ５の出力、またはアンチヒューズイネーブル信号ＦＵＳＥＥＮＹとコーディング部６０のナンドゲートＮＤ６の出力とが入力される。したがって、出力部６２は、アンチヒューズイネーブル信号ＦＵＳＥＥＮＹの状態に応じて、コーディング部６０のナンドゲートＮＤ５の出力をリペアイネーブル信号ＡＮＴＩＥＮＹとして出力し、出力部６４は、アンチヒューズイネーブル信号ＦＵＳＥＥＮＹの状態に応じて、コーディング部６０のナンドゲートＮＤ６の出力を駆動信号ＰＧＹとして出力する。

結局、出力部６２、６４は、現在アンチヒューズセル２８がリペアされない状態であれば、アンチヒューズイネーブル信号ＡＮＴＩＥＮＹと駆動信号ＰＧＹとを出力する。

一方、リペア部２２、２６は同一の構成を有し、セルアドレス、リペアイネーブル信号、および駆動信号がローまたはコラムに対応するという差のみを有する。したがって、リペア部２２の構成を、図７を参照して説明し、重複した説明および図面の提示は省略する。

リペア部２２は、駆動信号ＰＧＸがイネーブルされた状態でリペアイネーブル信号ＡＮＴＩＥＮＸとローアドレスＡＸが活性化すれば、アンチヒューズセル２４に、リペア電圧ポンピング部１４でポンピングしたより高い電源電圧とより低いバックバイアス電圧とが供給されるように、駆動動作を行う。

図７を参照すれば、リペア部２２は、ローアドレスＡＸとリペアイネーブル信号ＡＮＴＩＥＮＸとが入力されるナンドゲートＮＤ７、電源電圧ＶＤＤに対して並列に連結されたプルアップ用ＰＭＯＳトランジスターＰ１、Ｐ２、プルダウン用に構成されたＮＭＯＳトランジスターＮ１、および、アドレスが選択されない時、アンチヒューズセル２４に連結されたノードがフローティングすることを防止するために、ＮＭＯＳトランジスターＮ１に直列に連結されたＮＭＯＳトランジスターＮ２を含む。

リペア部２２は、リペアイネーブル信号ＡＮＴＩＥＮＸとセルアドレスの中の自分のローアドレスＡＸがハイ状態で入力されると、ＰＭＯＳトランジスターＰ１、Ｐ２をオンにするよって、アンチヒューズセル２４に高いレベルの電源電圧ＶＤＤを印加する。それで、アンチヒューズセル２４は、両端に高いレベルの電源電圧ＶＤＤと低いレベルのバックバイアス電圧ＶＢＢが印加されて、両端間の高い電位差によって溶けて、短絡する。つまり、アンチヒューズセル２４が短絡することによって、ビットフェイルに対するリペアが行われる。

上述したように、マルチチップパッケージ構造を有する半導体装置に含まれている正常ＤＲＡＭは、マスク信号によって、リペア動作が行われず、ビットフェイルが発生したＳＲＡＭについてだけ、リペア動作が行われる。したがって、リペア効率を向上させることができる。

一般的なマルチチップパッケージ構造を有する半導体装置のブロック図である。 一般的なマルチチップパッケージ構造を有する半導体装置のブロック図である。 本発明に従うアンチヒューズリペア制御回路の望ましい実施形態を示すブロック図である。 図２のテスト制御部の一実施形態の詳細回路図である。 図２のセルアドレス活性化部の詳細ブロック図である。 図２のローリペアイネーブル部の一実施形態の詳細回路図である。 図２のコラムリペアイネーブル部の一実施形態の詳細回路図である。 図２のリペア部の一実施形態の詳細回路図である。

符号の説明

１０ データマスクバッファー
１２ テスト制御部
１４ リペア電圧ポンピング部
１６ セルアドレス活性化部
１８ ローリペアイネーブル部
２０ コラムリペアイネーブル部
２２ リペア部
２４ アンチヒューズセル
２６ リペア部
２８ アンチヒューズセル
４０、４２、４４、４６ 自己セルアドレス活性化部

Claims (16)

1. 外部からデータマスク信号が入力され、アンチヒューズリペアのためのテスト制御信号が入力されると前記データマスク信号を出力するデータマスク信号入力回路、
   前記データマスク信号入力回路から出力される前記データマスク信号が入力されると、アンチヒューズリペアアドレスを受信して、リペアするアンチヒューズセルのセルアドレスを活性化するセルアドレス活性化部、
   前記セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じて、前記セルアドレス活性化部から出力される前記セルアドレスをコーディングして、リペアイネーブル信号と駆動信号を生成し出力するリペアイネーブル部、および
   前記駆動信号がイネーブルされた状態で前記リペアイネーブル信号と前記アドレスが活性化すると、前記アンチヒューズセルにリペア電圧を供給するリペア部を備えることを特徴とするアンチヒューズリペア制御回路。
2. 前記データマスク信号入力回路は、
   前記テスト制御信号が入力されるとデータマスクイネーブル信号を出力するテスト制御部、および
   外部から入力される前記データマスク信号をバッファリングし、前記データマスクイネーブル信号に応じて、バッファリングされた前記データマスク信号を出力するデータマスクバッファーを備えることを特徴とする請求項１に記載のアンチヒューズリペア制御回路。
3. 前記テスト制御部は、
   前記テスト制御信号が入力されて前記データマスクバッファーから前記データマスク信号が出力されると、アンチヒューズリペアのための前記リペア電圧のポンピングを制御するポンピングイネーブル信号を出力する出力部をさらに備えることを特徴とする請求項２に記載のアンチヒューズリペア制御回路。
4. 前記リペアイネーブル部は、
   前記セルアドレスをコーディングして、ローリペアイネーブル信号とロー駆動信号を生成し、前記セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じて前記ローリペアイネーブル信号と前記ロー駆動信号を出力するローリペアイネーブル部、および
   前記セルアドレスをコーディングして、コラムリペアイネーブル信号とコラム駆動信号を生成し、前記セルアドレスに相当する前記アンチヒューズセルのイネーブルの可否に応じて前記コラムリペアイネーブル信号と前記コラム駆動信号を出力するコラムリペアイネーブル部を備えることを特徴とする請求項１に記載のアンチヒューズリペア制御回路。
5. 前記ローリペアイネーブル部は、
   前記セルアドレスをコーディングして、前記ローリペアイネーブル信号と前記ロー駆動信号を生成するコーディング部、
   前記アンチヒューズセルのイネーブル状態により前記ローリペアイネーブル信号を出力する第１出力部、および
   前記アンチヒューズセルのイネーブル状態により前記ロー駆動信号を出力する第２出力部を備えることを特徴とする請求項４に記載のアンチヒューズリペア制御回路。
6. 前記コーディング部は、前記セルアドレスの中のローアドレスと反転したコラムアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、前記ローアドレスと前記コラムアドレスとの論理的ナンド組み合わせをして、前記ロー駆動信号を生成することを特徴とする請求項５に記載のアンチヒューズリペア制御回路。
7. 前記コラムリペアイネーブル部は、
   前記セルアドレスをコーディングして、前記コラムリペアイネーブル信号と前記コラム駆動信号を生成するコーディング部、
   前記アンチヒューズセルのイネーブル状態により前記コラムリペアイネーブル信号を出力する第１出力部、および
   前記アンチヒューズセルのイネーブル状態により前記コラム駆動信号を出力する第２出力部を備えることを特徴とする請求項４に記載のアンチヒューズリペア制御回路。
8. 前記コーディング部は、前記セルアドレスの中のコラムアドレスと反転したローアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、ローアドレスとコラムアドレスとの論理的ナンド組み合わせをして、前記コラム駆動信号を生成することを特徴とする請求項７に記載のアンチヒューズリペア制御回路。
9. 少なくとも命令語とアンチヒューズリペアアドレスを共有しながら、データマスク信号がそれぞれ独立的に入力される、一つのパッケージに含まれた二つ以上のＤＲＡＭを有し、
   前記ＤＲＡＭは、
   前記データマスク信号が入力され、前記命令語としてアンチヒューズリペアのためのテスト制御信号が入力されると前記データマスク信号を出力するデータマスク信号入力回路、
   前記データマスク信号入力回路の前記データマスク信号が入力されると、前記アンチヒューズリペアアドレスを受信して、リペアするアンチヒューズセルのセルアドレスを活性化するセルアドレス活性化部、
   前記セルアドレスに相当する前記アンチヒューズセルのイネーブルの可否に応じて、前記セルアドレス活性化部から出力される前記セルアドレスをコーディングして、リペアイネーブル信号と駆動信号を生成し出力するリペアイネーブル部、および
   前記駆動信号がイネーブルされた状態で前記リペアイネーブル信号と前記アドレスが活性化すると、前記アンチヒューズセルにリペア電圧を供給するリペア部を備えることを特徴とする半導体装置。
10. 前記データマスク信号入力回路は、
    前記テスト制御信号が入力されるとデータマスクイネーブル信号を出力するテスト制御部、および
    外部から入力される前記データマスク信号をバッファリングし、前記データマスクイネーブル信号に応じて、バッファリングされた前記データマスク信号を出力するデータマスクバッファーを備えることを特徴とする請求項９に記載の半導体装置。
11. 前記テスト制御部は、
    前記テスト制御信号が入力されて前記データマスクバッファーから前記データマスク信号が出力されると、アンチヒューズリペアのための前記リペア電圧のポンピングを制御するポンピングイネーブル信号を出力する出力部をさらに備えることを特徴とする請求項１０に記載の半導体装置。
12. 前記リペアイネーブル部は、
    前記セルアドレスをコーディングして、ローリペアイネーブル信号とロー駆動信号を生成し、前記セルアドレスに相当するアンチヒューズセルのイネーブルの可否に応じて前記ローリペアイネーブル信号と前記ロー駆動信号を出力するローリペアイネーブル部、および
    前記セルアドレスをコーディングして、コラムリペアイネーブル信号とコラム駆動信号を生成し、前記セルアドレスに相当する前記アンチヒューズセルのイネーブルの可否に応じて前記コラムリペアイネーブル信号と前記コラム駆動信号を出力するコラムリペアイネーブル部を備えることを特徴とする請求項９に記載の半導体装置。
13. 前記ローリペアイネーブル部は、
    前記セルアドレスをコーディングして、前記ローリペアイネーブル信号と前記ロー駆動信号を生成するコーディング部、
    前記アンチヒューズセルのイネーブル状態により前記ローリペアイネーブル信号を出力する第１出力部、および
    前記アンチヒューズセルのイネーブル状態により前記ロー駆動信号を出力する第２出力部を備えることを特徴とする請求項１２に記載の半導体装置。
14. 前記コーディング部は、前記セルアドレスの中のローアドレスと反転したコラムアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、前記ローアドレスと前記コラムアドレスとの論理的ナンド組み合わせをして、前記ロー駆動信号を生成することを特徴とする請求項１３に記載の半導体装置。
15. 前記コラムリペアイネーブル部は、
    前記セルアドレスをコーディングして、前記コラムリペアイネーブル信号と前記コラム駆動信号を生成するコーディング部、
    前記アンチヒューズセルのイネーブル状態により前記コラムリペアイネーブル信号を出力する第１出力部、および
    前記アンチヒューズセルのイネーブル状態により前記コラム駆動信号を出力する第２出力部を備えることを特徴とする請求項１２に記載の半導体装置。
16. 前記コーディング部は、前記セルアドレスの中のコラムアドレスと反転したローアドレスとの論理的ナンド組み合わせをして、前記ローリペアイネーブル信号を生成し、ローアドレスとコラムアドレスとの論理的ナンド組み合わせをして、前記コラム駆動信号を生成することを特徴とする請求項１５に記載の半導体装置。

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