JPH0366760B2 - - Google Patents

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JPH0366760B2
JPH0366760B2 JP62109930A JP10993087A JPH0366760B2 JP H0366760 B2 JPH0366760 B2 JP H0366760B2 JP 62109930 A JP62109930 A JP 62109930A JP 10993087 A JP10993087 A JP 10993087A JP H0366760 B2 JPH0366760 B2 JP H0366760B2
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line
address
semiconductor memory
redundant
program
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Rimu Hyunnkyu
Do Jeeyon
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Samsung Electronics Co Ltd
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Publication of JPH0366760B2 publication Critical patent/JPH0366760B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体メモリ回路に関するもので、
特に不揮発性半導体メモリ装置に於いて、欠陥の
有るメモリセルを、予備メモリセルに置換する半
導体メモリ装置用の冗長回路〔redundancy
circuit〕に関するものである。
＜従来の技術と問題点＞ 最近、高密度半導体メモリ装置は、製造工程で
発生したメモリセル配列内のメモリセルの欠陥に
依る生産収率の低下を防止するため、冗長技法が
広く使用されている。
冗長技法は、同一チツプにノーマルメモリ配列
の他に予備メモリ配列を設置することに依つてな
し遂げられる。そして、ノーマルメモリ配列内の
或るメモリセルが欠陥を起こした時、欠陥の有る
メモリセルを含む行〔或いは列〕を欠陥の無い予
備メモリセルを含む行〔或いは列〕に置換するこ
とである。
現在、メモリ配列内の欠陥の有るセルを欠陥の
無いセルに置き換える技法は、欠陥の有るメモリ
セルの行〔或いは列〕を電気的或いは物理的に切
り離して、冗長行或いは列が、欠陥の有る行或い
は列を選択するアドレス信号に依つて選択される
ようにすることで実現される。このような冗長技
法は、メモリチツプの包装前或いは後に行われ、
電気的方法或いはレーザービームに依るポリシリ
コンヒユーズ或いは金属ヒユーズの各々の溶断に
依つて行われる。
しかし、上記の如きレーザービームを使用して
ヒユーズを溶断する技法は、高集積化されたメモ
リ素子に合わせてレーザースポツトの位置と大き
さを調節することの出来る高価なレーザービーム
発射装置を必要とする。
又、電気的方法を依り大電流を上記ヒユーズに
通じる事でヒユーズを溶断する方法は、上記ポリ
シリコンヒユーズを溶断出来る程の多い電流を供
給し得る付加回路を同一チツプ上に設けなければ
ならないし、大電流に依る周囲回路の破壊を防止
するための周辺回路を設けなければならない問題
がある。その結果、チツプの面積或いは大きさが
増大するという問題が起こる。
前述の如き冗長技法の他にも、不揮発性半導体
メモリ素子を使用するプログラムを行う事によつ
て、欠陥の有るメモリセルを含む行或いは列を欠
陥の無いメモリセル持つ予備行或いは列に置換す
る方法も使用されてきた。例えば米国特許第
4422161号は、不揮発性半導体メモリ素子を使用
して予めプログラムすることに依つて、予備メモ
リセルの行或いは列に置換する方法である。又、
米国特許第4514830号も同一の不揮発性半導体メ
モリ素子を使用する方法である。これ等の特許に
は数多くの不揮発性半導体メモリ素子が使用され
ている。
そして、このような不揮発性半導体メモリ素子
を使用する方法の最も大きな問題点は、欠陥の有
るメモリセルのアドレスが記憶される不揮発性半
導体メモリ素子の信頼性である。若し、このアド
レスが記憶される不揮発性半導体メモリ素子中に
一つでも欠陥が起こる時には、記憶された欠陥の
有るメモリセルのアドレスは流失されて、冗長技
法は失敗に終わる。
＜発明の目的及び手段＞ 従つて、本発明の目的は、ヒユーズを溶断する
こと無く電気的プログラムが出来る不揮発性半導
体メモリ装置を使用した半導体メモリ装置用の冗
長回路を提供することにある。
本発明の他の目的は、不揮発性半導体メモリ素
子の数を最小限度に使用する半導体メモリ装置用
の冗長回路を提供することにある。
本発明のもう一つの他の目的は、欠陥の有るメ
モリセルのアドレスが記憶される不揮発性半導体
メモリ素子の信頼性を向上する半導体メモリ装置
用の冗長回路を提供することにある。
上記の如き本発明の目的を達成する為、本発明
はノーマルメモリセルを持つノーマルラインを選
択する為のアドレス信号を入力するノーマルデコ
ーダと、上記アドレス信号の数より一つ多く追加
されたアドレスプログラム装置を持つ冗長デコー
タを提供する。上記の追加されたアドレスプログ
ラム装置の入力信号は、他の複数のアドレスプロ
グラム装置の中の一つの入力信号と相補された信
号で、欠陥の有るセルを欠陥の無いセルと置き換
える必要が無い場合、上記二つの装置の或る一つ
の出力信号はフローテイングに成る。
各々のアドレスプログラム装置は、不揮発性半
導体メモリ素子と、このメモリ素子をプログラム
する為のプログラム制御手段と、上記メモリ素子
のプログラム状態と入力信号に従つて上記書き換
えが起こるか否かを決定する感知手段とを具備し
ている。又、冗長の信頼性を向上させる為、４セ
ル不揮発性半導体メモリ素子を上記不揮発性半導
体メモリ素子の代わりに使用することが出来る。
＜実施例＞ 本発明を図面に依つて詳しく説明すると次の如
くである。
第１図は、本発明に依つて、欠陥の有るメモリ
セルを持つ一つの行ラインを、一つの冗長行ライ
ンに置換する冗長回路を図示する。
第１図は、行〔ビツトラインとも言う〕に適用
したのであるが、列〔ワードラインとも言う〕に
対しても同じく適用できることは、当分野の知識
人には知りがちの事である。
第１図の冗長回路は、図示せぬ行アドレスバツ
フアより出力する複数の行アドレス信号とこれ等
各信号の各相補信号の組み合わせのA0／0、
A1／1、A2／2、……Ai／i〔Ak／kはAk或
いはkを表わし、ｋは０よりｉ迄の或る一つを
表わす。〕を入力し、又冗長行ライン３に接続さ
れた入力ライン５が接続されたノーマルデコーダ
２０を具備している。ノーマルデコーダ２０は、
通常の半導体メモリ装置にて使用されるNORゲ
ート回路を依り、全入力信号がローステートなら
ば、ノーマル行ライン４に接続されるメモリセル
を選択する作用をする。
又、冗長行デコーダ１０は、行アドレスバツフ
アより出力する一対の行アドレス信号A0とその
相補信号0、即ちA0と0、A1と1、A2と2、
……、Aiとiを各々入力する各行アドレスプログ
ラム装置RAPD0〜RAPDiと、上記行アドレスプ
ログラム装置RAPDiに入力する一対のアドレス
信号Ai、iの相補信号が入力するもう一つの追加
された行アドレスプログラム装置RAPDi+1を具
備し、又上記各行アドレスプログラム装置
RARD0……RAPDi+1の各出力ライン２−０、…
…、２−ｉ＋１が一緒に接続される冗長行ライン
３と、このライン３にゲートとソースが接続さ
れ、ドレインには供給電圧Vcc〔５ボルト〕が印
加されドライバーとして作動するデイプリーシヨ
ン型〔以下“Ｄ”型と称する。〕MOSトランジス
タ１を具備する。
ここで各行アドレスプログラム装置RAPD0…
…RAPDi+1の数は半導体メモリ装置のメモリ配
列の行ラインを指定する行アドレスビツトの数よ
り１個が多い事を留意せねばならない。例えば、
メモリ配列の行ランイの数が2n個の半導体メモリ
装置は一つの行ラインを選択する為にｎ個アドレ
スビツト数を必要とする。従つて、本発明の冗長
行デコーダ１０の行アドレスプログラム装置の数
はｎ＋１個になる。
今一つの追加された行アドレスプログラム装置
を第１図に図示した如くRAPDi+1と仮定すると
該装置RAPDi+1の各入力信号iとAiは各々隣接
した装置RAPDiの入力信号Aiとiの相補信号に
なる。この入力信号Aiとiが隣接装置RAPDiに
供給されて反転〔相補〕関係を維持する理由は次
のようなものである。即ち、行ライン４に接続さ
れたメモリセルに欠陥がないから冗長回路を選択
しない場合、後述するリセツトプログラムに依つ
て上記各行アドレスプログラム装置RAPDiと
RAPDi+1の出力ライン２−ｉ、２−ｉ＋１の信
号が互いに反転〔相補〕されたロジツクステート
を出力することを依つて冗長行ライン３を常にロ
ーステートに維持し、この冗長行ライン３に接続
された冗長メモリセルを選択しないためである。
逆にノーマル行ライン４に接続されたメモリセ
ルに欠陥があつて、欠陥のない予備メモリセルを
含む冗長行ライン３を選択せねばならない場合に
は、ノーマル行ライン４を選択する行アドレス入
力信号にて上記各行アドレスプログラム装置
RAPD0〜RAPDi+1が全部オープンステートにな
る様に上記各装置RAPD0〜RAPDi+1を後述する
如くプログラムする。すると、冗長行ライン３
は、Ｄ型MOSトランジスタ１を通じてVcc電圧
が伝達されることに依つて、ハイステート〔＋５
ボルト〕に選択される。
一方ノーマルデコーダ２０はノーマル行ライン
４のローステートに依つては選択されない。
それ故、ノーマルデコーダ２０は入力ライン５
を通じハイステートの信号を入力し、ノーマル行
ライン４はローステートになるため、欠陥のある
メモリセルを選択しない。
第２図は、第１図に図示されたものと全部が同
一構造にて構成された各行アドレスプログラム装
置RARD0〜RAPDi+1の中一つの回路ダイアグラ
ムを図示している。使用されるトランジスタは、
みなＮ型のエンハンスメント或いはデイプリーシ
ヨンMOSトランジスタである。デイプリーシヨ
ンMOSトランジスタのしきい値電圧は約−３ボ
ルトであり、エンハンスメントMOSトランジス
タのしきい値電圧は約＋３ボルトである。各パル
ス信号RS、CP及びPRは、平常時にはローステ
ートである。１００は不揮発性半導体メモリ素子
を表示する。又２００，３００，４００は、各々
高電圧ポンプ回路を表示する。
本発明に於いて不揮発性半導体メモリ素子１０
０に使用される素子はフロトクス型不揮発性半導
体メモリ素子とする。
フロトクス型不揮発性半導体メモリ素子は公知
の素子で“16KE2PROM EMPLOYING NEW
ARRAY ARCHITECTURE”IEEE
JOURNAL OF SOLID−STATE CIRCUITS，
VOL.SC−17、No.５、OCT.1982、PP833〜840に
記載されている。
フロトクス型不揮発性半導体メモリ素子の構造
を表示する第３図を参照すると１７０はＰ型半導
体基板を表示し、１４０，１３１及び１２１は
各々N+ソース領域、N+ドレイン領域及びN+イ
レーズドレイン領域を表示する。
イレーズドレイン領域１２１上の70〜200Åの
酸化膜層はトンネル酸化膜１６０であり、N+ソ
ース１４０とドレイン１３１との間の基板上の表
面の酸化膜層１８０はゲート酸化膜であり、１６
１と１６２は各々絶縁膜であり、フローテイング
ゲート１５０及びプログラムゲート１１１は共に
多結晶シリコン膜層である。
第４図は第３図の等価回路であり第４図の符号
は第３図の符号と同じ部分〔名称〕を表示する。
上記フロトクス素子の書き込み作用はプログラム
ゲート１１１にプラス電圧Vpp〔例えば20ボルト〕
を印加しイレーズドレイン１２１を接地して成し
遂げられる。
この電圧Vppは、イレーズドレイン１２１から
フローテイングゲート１５０に電子が透過できる
ように充分な電界をトンネル酸化膜１６０にわた
つて与える。一旦電子がフローテイングゲート１
５０に透過したら上記のメモリ素子のしきい値電
圧はプラスになり、上記メモリ素子の作用は通常
的なエンハンスメントモード素子の作用と同じに
なる。即ち、プログラムゲート１１１に約２ボル
トが印加される読み出し作用時、上記メモリ素子
はOFF状態になる。
一方イレーズ作用はプログラムゲート１１１を
接地させイレーズドレイン１２１にVppを印加さ
せると、電子がイレーズドレイン１２１側に透過
されて、フローテイングゲート１５０はプラスの
電荷を帯びる様になる。この場合上記素子はデイ
プリーシヨン型になり読み出し作用の時ONの状
態になる。
第４図に図示されたフロトクス型不揮発性半導
体メモリ素子のプログラムゲート１１１、イレー
ズドレイン１２１及びドレイン１３１は各々第２
図の各ライン１１０，１２０及び１３０に接続さ
れる。
第７図は第２図の一部分の高電圧ポンプ回路を
示す公知の回路ダイアグラムである。第７図中エ
ンハンスメント〔以下Ｅ型と称する〕MOSトラ
ンジスタ２１４のドレイン２１０には図示せぬ高
電圧発生回路から供給される高電圧Vpp〔20ボル
ト〕が印加され、上記トランジスタ２１４のゲー
トは節２２０に連結され、MOSコンデンサ２１
６の一つの電極２１２には矩形波の５ボルトのク
ロツクパルスφが印加され、他の一つの電極は節
２２２に於いて上記トランジスタ２１４のソース
と連結される。また、Ｅ型MOSトランジスタ２
１４のドレインとゲートは共通に上記節２２２に
連結されソースは節２２０に連結される。
出力節２２０がハイステート〔＋５ボルト〕に
フローテイングした時、MOSコンデンサ２１６
を充電するためＥ型MOSトランジスタ２１４は
ONになる。すると、MOSコンデンサ２１６は
クロツクパルスφに応答し、トランジスタ２１８
を通じ出力節２２０に電荷を伝達する。しかし、
出力節２２０はフローテイグステートだから出力
節２２０の電圧は高電圧Vpp〔＋20ボルト〕に上
昇する。
又、出力節２２０がローステート〔接地状態〕
になつたらＥ型MOSトランジスタ２１４はOFF
になる。それ故、クロツクパルスφがMOSコン
デンサ２１６に印加され少量の電荷が出力節２２
０に伝達されても出力節２２０は接地されたた
め、ローステートに維持される。
第２図に戻つて、第７図に図示された各高電圧
ポンプ回路２００，３００、及び４００の各出力
節２２０は各々導体ライン３３，１２０及び３４
に連結される。各導体ライン３１〜３６，１１
０，１２０及び１３０はポリシリコン製或いは金
属製ラインであり得る。電源供給電圧Vcc〔＋５
ボルト〕とライン３４の間にＥ型MOSトランジ
スタ６４とＤ型MOSトランジスタ６５が連結さ
れ、これ等６４，６５の各ソール−ドレインパス
は直列に連結される。Ｄ型MOSトランジスタ６
５のゲートはライン３４に連結され、またパルス
信号CPはＥ型MOSトランジスタ６４のゲートに
印加される。このパルス信号CPは後述するがア
ドレスプログラムする時にハイステートになる。
ライン３４と接地ソースの間にはＥ型MOSト
ランジスタ６６のドレイン−ソースパスが各々連
結され、後述するがリセツトプログラムの時ハイ
ステートになるリセツトパルス信号RSが上記ト
ランジスタ６６のゲートに印加される。それ故ア
ドレスプログラムの時ライン３４は各トランジス
タ６４と６５の導通に依つてハイステート〔＋５
ボルト〕になり、そして高電圧ポンプ回路４００
の作用に依つて高電圧Vpp〔＋20ボルト〕になる。
そして電源供給電圧Vccと接地ソースとの間に
は、ゲートが接地されたＤ型MOSトランジスタ
６７と、ゲートがパルス信号に連結されたＥ
型MOSトランジスタ６８と、ゲートが同じパル
ス信号に連結されたＥ型MOSトランジスタ６
９及びゲートが接地されたＤ型MOSトランジス
タ７０の各々のドレイン−ソースパスが直列に連
結されている。各トランジスタ６８と６９の連結
節７１はライン３４に連結される。各トランジス
タ６７から７０にて構成される回路は、信号
がハイステートになる時、後述する読み出し作用
中にVcc／２〔＋2.5ボルト〕を各ライン３４と１
１０に供給するボルテージレフアランスジエネレ
ータ〔voltage reference generator〕である。
ライン１１０にVcc／２を印加する理由は、読み
出し作用の時フロトクス型不揮発性半導体メモリ
素子１００をもつと良い導電性にすることにあ
る。
ライン３４はＤ型MOSトランジスタ９０のド
レイン−ソースパスを通じてライン１１０に連結
される。Ｄ型MOSトランジスタ９０のゲートは
ライン３３に連結される。電源供給電圧Vccとラ
イン３３の間には、Ｅ型MOSトランジスタ４４
とＤ型MOSトランジスタ４５が図示された如く
直列に連結される。Ｅ型MOSトランジスタ４４
のゲートは、図示されていないアドレスバツフア
より供給されるアドレス信号AKが印加されるラ
イン３１に連結され、トランジスタ４５のゲート
はライン３３に連結される。ライン３３と接地ソ
ースとの間には各Ｅ型トランジスタ４６と４７が
並列に連結される。Ｅ型トランジスタ４６のゲー
トはパルス信号に連結され、Ｅ型トランジス
タ４７のゲートはアドレス信号K〔AKの相補信
号〕が供給されるライン３２に連結される。それ
故信号がローステートの時アドレス信号AKが
ハイステートになれば〔Kはローステート〕、ラ
イン３３は各トランジスタ４４と４５の導通に依
つて、又高電圧ポンプ回路２００の作用に依つて
高電圧Vppになる。この時アドレス信号Kがハ
イステートに〔AKはローステート〕なれば、ラ
イン３３はトランジスタ４７のON状態によつて
ローステートになる。
第４図のイレーズドレイン端子１２１に連結さ
れたライン１２０のエンドターミナルには、リセ
ツト信号RSとその相補信号に依つてインバー
タとしての作用をし、又各Ｅ型MOSトランジス
タ５４と５５にて構成されるインバータの出力節
５６が連結される。それ故リセツトプログラムの
時リセツト信号RSのハイステート及び上記イン
バータと高電圧ポンプ回路３００の作用に依つ
て、ライン１２０は高電圧Vppになる。
電源供給電圧Vccと、不揮発性半導体メモリ素
子１００のドレイン端子１３１に連結されたライ
ン１３０との間には、Ｄ型MOSトランジスタ８
１と８２が直列に連結されている。このトランジ
スタ８１は節３８に連結され、又このトランジス
タ８２のゲートは接地されている。節３８は連結
されたライン３５はＥ型MOSトランジスタ８３
のドレインに連結されており、トランジスタ８３
のドレインは各Ｅ型トランジスタ８５と８７との
ゲートに連結されている。アドレスプログラムの
時ハイステートになる信号PRは、ソースが接地
されたトランジスタ８３のゲートに印加され、又
この時トランジスタ８３はONになる。節３９に
直列に連結されたトランジスタ８５とＤ型MOS
トランジスタのロードトランジスタ８４はインバ
ータを構成する。上記インバータの出力節３９は
ライン３６を通じＥ型MOSトランジスタ８６の
ゲートに連結される。各トランジスタ８６と８７
の各々のドレイン−ソースパスは、図示の如く節
３７を通じてライン３１と３２との間に直列に連
結される。節３７はソースが接地されたＥ型
MOSトランジスタ８８のゲートに連結され、こ
のトランジスタ８８のドレインに連結されたライ
ン８９は冗長行ライン３に連結される。
各トランジスタ８１〜８８を設けている回路
は、読み出し作用の時、不揮発性半導体メモリ素
子１００のプログラムされた状態に従つて冗長行
ラインが選択されるか否かの決定をする感知回路
として作用する。即ち、もし不揮発性半導体メモ
リ素子１００がデイプリーシヨンモード素子にプ
ログラムされており、ライン３１上の行アドレス
信号AKがローステートだつたら、節３８の電圧
は、上記素子１００の導通と読み出し作用中にロ
ーステートになる信号PRに依つて、ローステー
ト〔接地〕になる。それ故上記各トランジスタ８
５と８７はOFFになり上記トランジスタ８６は
ONになる。従つて節３７はローステートにな
り、ライン８９に連結された冗長行ライン３は冗
長メモリセルを選択する様にハイステートにな
る。しかしもし行アドレス信号AKがこの時ハイ
ステートだつたならば、節３７はハイステートで
あり、結果的に冗長行ライン３に連結される冗長
メモリセルが選択されないで、ノーマル行ライン
４に連結されたノーマルメモリセルが選択され
る。
もし不揮発性半導体メモリ素子１００がエンハ
ンスメントモード素子にプログラムされたなら、
節３８は上記素子１００の非導通に依つてハイス
テートになる。それ故、相補行アドレス信号K
がローステートだつたら冗長行ライン３が上記ト
ランジスタ８７の導通に依つて選択される。
第１図と第２図を参照しながら、本発明の作用
を詳しく説明する。
チツプの完成後欠陥の有るメモリセルを置換す
る為の各行アドレスプログラム装置RAPD0〜
RAPDi+1のプログラム段階は、リセツトプログ
ラム段階とアドレスプログラム段階との２段階に
分類する事が出来る。
メモリ配列の検査後、各行アドレスプログラム
装置RAPD0〜RAPDi+1の全部に対し同時に行な
うリセツトプログラムは、上記プログラム装置の
全部がデイプリーシヨンモードとして作用する様
にプログラムする事である。そのようなリセツト
プログラムは、各プログラム制御信号RS、CP帯
びPRのうちリセツト信号RSだけをハイステート
にする事に依つて始まる。そうすると各トランジ
スタ４６，５４及び６６は導通になり、各ライン
３３，３４及び１１０はローステートになり、ラ
イン１２０は前述の如く高電圧ポンプ回路３００
の作用に依り高電圧Vppに充電される。結果的に
各行アドレスプログラム装置RAPD0〜RAPDi+1
の中にある全部の不揮発性半導体メモリ素子が、
イレーズドレイン端子１２１に印加される高電圧
Vppと、プログラムゲート端子１１１に印加され
る０〔ゼロ〕電圧に依りデイプリーシヨンモード
素子に変る。
前述のリセツトプログラム段階が終わつたら、
欠陥があるメモリセルを冗長メモリセルに置換す
る為のアドレスプログラム段階が行なわれる。ア
ドレスプログラムはノーマル行ラインを選択する
アドレスビツトパターンを行アドレスプログラム
装置に入力して、冗長行ラインを選択する様に行
アドレスプログラム装置をプログラムする事であ
る。
アドレスプログラムは二つの場合に分類され
る。即ち行アドレス信号AKがローステートの場
合とハイステートの場合である。どの場合に於い
てもプログラム制御信号PRとCPは各々ハイステ
ートであり、リセツト信号PSはローステートで
ある。それ故ライン１２０はトランジスタ５５の
導通に依つてローステートになり、ライン３４は
各トランジスタ６４と６５の導通と高電圧ポンプ
回路４００の作用に依り高電圧Vppに充電され
る。
この時もし行アドレス信号AKがローステート
〔Kはハイステート〕だつたら、トランジスタ４
４はOFFになり、トランジスタ４７はONにな
る。そうしたらライン３３は接地状態に放電され
る。それゆえＤ型MOSトランジスタ〔分離トラ
ンジスタ〕９０はライン１１０に高電圧Vppの一
部分だけ伝達し、ライン１１０はプログラムゲー
ト端子１１１に約３ボルトの電圧を提供する。こ
の電圧は、不揮発性半導体メモリ素子１００がプ
ログラム状態に変化させる程の電界を提供する事
が出来ないため、上記不揮発性半導体メモリ素子
１００は、前述したリセツトプログラムの時のプ
ログラム状態になるデイプリーシヨンを維持す
る。
もし行アドレス信号AKがハイステートだつた
ら各トランジスタ４４と４５は各々導通になり、
ライン３３は高電圧ポンプ回路２００の作用に依
り高電圧Vppに成る。それゆえライン１１０の電
圧はＤ型MOSトランジスタ９０の導通にて高電
圧Vppに成り、その結果不揮発性半導体メモリ素
子１００はエンハンスメントモード素子に変換さ
れる。
前述の各プログラム段階が皆終つたら、読み出
し作用の時冗長行デコーダ１０は、欠陥のあるノ
ーマルライン４に代つて冗長行ライン３を選択す
る様に作用しない。そう云う読み出し作用は各ト
ランジスタ８１〜８８にて構成された感知回路に
依り行われる。この時各信号CP、PS及びPRは
皆ローステートにある。それ故各ライン１１０と
１２０は皆ローステートにある。もし不揮発性半
導体メモリ素子１００がデイプリーシヨンモード
にプログラムされていたら、節３８はローステー
トでありトランジスタ８７はOFFに成るのに対
し、トランジスタ８６はONに成る。故にアドレ
ス信号AKのローステートが節３７に現われ、ト
ランジスタ８８はOFFに成り、その結果冗長行
ライン３が選択される。もし不揮発性メモリ素子
１００がエンハンスメントモードにプログラムさ
れていたらトランジスタ８６はOFFであり、ト
ランジスタ８７はONである。それゆえ冗長行ラ
イン３がアドレス信号Kのローステートに依り
選択される。
それ故、ノーマル行ライン４に連結されたメモ
リセルに欠陥が無かつたら、行アドレスプログラ
ム装置RAPDiとRAPDi+1の中の或る一つの出力
信号が前述のリセツトプログラム後ローステート
に成る。従つて、冗長行ライン３は選択されない
ようにローステートに維持される。
もしノーマル行ライン４のメモリセルに欠陥が
あつたら、入力行アドレス信号AKがローステー
トなる行アドレスプログラム装置がデイプリーシ
ヨンモードにプログラムされる。それに対し入力
行アドレス信号AKがハイステートなる行アドレ
スプログラム装置はエンハンスメントモードにプ
ログラムされる。
一つのフロトクス型不揮発性半導体メモリ素子
を使用する実施例が前述の如く説明されたが、も
しその素子に欠陥があつたら冗長計画は失敗に終
る。
この問題を解決するため、ブリツジ型に連結さ
れた４セルフロトクス型不揮発性半導体メモリ素
子が第２図の１００に使用される事が出来る。
第５図を参照すると各フロトクス型不揮発性半
導体メモリ素子２０２〜２０５の各プログラムゲ
ートは全部プログラムゲート端子２１１に連結さ
れ、上記各素子２０２〜２０５の各イレーズドレ
インは皆イレーズドレイン端子２２１に連結され
た。上記各素子２０２，２０３の各ドレインは皆
ドレイン端子２３１に連結される。上記各素子２
０２，２０３の各ソースは各端子２０４，２０５
の各ドレインと共に連結される。また、各素子２
０４，２０５の各ソースは全部接地される。
プログラムゲート端子２１１、イレーズドレイ
ン端子２２１及びドレイン端子２３１は各々第２
図に示した各ライン１１０，１２０及び１３０に
連結される。
上記４セルフロトクス型不揮発性半導体メモリ
素子の作用は第３図及び第４図に図示したフロト
クス型不揮発性半導体メモリ素子の作用と同一な
る作用をする。
第５図に示した４セルフロトクス型不揮発性半
導体メモリ素子は、４個の素子２０２〜２０５の
中少くとも２個の欠陥が起つた時には使用する事
が出来ない。それ故、上記４セルフロトクス型不
揮発性半導体メモリ素子が欠陥を起す確率は次の
式の如く表す事が出来る。
PT＝2P2(1-P2)＋4P3(1-P)＋P4＋2P2 この式中のＰは第３図及び４図に示した一個の
フロトクス型不揮発性半導体メモリ素子が生産工
程中に欠陥を起す確率である。
一般的にＰの値は約10-5位の小さい値であるか
ら上記第５図に示した４セル素子の信頼性は第３
図及び４図に示した１セル素子に比べて10-5程向
上が出来る。
第６図は複数のノーマル行ラインに複数の冗長
行ラインを置換する冗長回路図を示したもであ
る。第６図に於いて各冗長行デコーダ１０Ａ〜１
０Ｉの各々は第１図に示した冗長行デコーダ１０
と同じ構成をしており、各ノーマルデコーダ２０
Ａ〜２０Ｉは公知のNORゲートデコーダである。
今、ノーマル行ライン４Ａに連結されたメモリ
セルに欠陥があり、各行アドレスプログラム装置
RAPD0A〜RAPDi+1Aがアドレスプログラムに依
り欠陥のあるセルを置換する様にプログラムされ
ており、ライン４Ａ上のノーマルメモリセルを選
択するため行アドレス信号が本発明による半導体
チツプに入力したとしたた冗長行ライン３Ａ上の
信号はハイステートになる。そうなると各冗長行
ライン３Ａ〜３Ｉ上の信号を入力しNORゲート
７とインバータ６にて構成されたNANDゲート
の出力信号はハイステートになる。それ故
NANDゲートの出力に連結された各ノーマル行
デコーダ２０Ａ〜２０Ｉの出力信号皆は、各ノー
マル行ライン４Ａ〜４Ｉ上のメモリセルを選択し
ないようにローステートになる。
もし、ノーマルメモリ配列を全部のメモリセル
に欠陥が無かつたら前述の如くリセツトプログラ
ムに依り全部の冗長行ライン３Ａ〜３Ｉは冗長メ
モリセルを選択しないようにローステートに成
る。
本発明は最上の実施例として記載されているが
開示された発明は多方面の方法から改造出来る事
はこの分野の通常の知識を持つ者は誰でも知り得
る。例えば追加されたアドレスプログラム装置の
入力信号は、他のアドレスプログラム装置等の中
選択された一つの装置の入力信号相補信号に成り
得る。
【図面の簡単な説明】
第１図は本発明に係る冗長回路のブロツク図、
第２図は本発明に係る第１図中の冗長行デコーダ
を構成する行アドレスプログラム装置、第３図は
従来のフロトクス型不揮発性半導体メモリ素子の
構成図、第４図は、第３図の等価回路図、第５図
は、第２図の一部を構成する４セルフロトクス型
不揮発性半導体メモリ素子の回路集積図、第６図
は、複数の冗長行デコーダとノーマルデコーダを
使用する冗長回路図、そして、第７図は、第２図
の一部の従来の高電圧ポンプ回路図を示す。 ３……冗長行ライン〔冗長ライン〕、４……ノ
ーマル行ライン〔ノーマルライン〕、１０……冗
長行デコーダ〔冗長デコーダ〕、２０……ノーマ
ルデコーダ、３１……ライン〔アドレス行ライ
ン〕、３２……ライン〔相補アドレス行ライン〕、
９０……Ｄ型MOSトランジスタ〔分離素子〕、１
００……不揮発性半導体メモリ素子、１１１……
プログラムゲート端子、１２１……イレーズドレ
イン端子、１３１……ドレイン端子、１４０……
ソース端子、２００，３００，４００……高電圧
ポンプ回路、２０２〜２０５……フロトクス型不
揮発性半導体メモリ素子、RAPD0〜RAPDi……
行アドレスプログラム装置〔アドレスプログラム
装置〕、RAPDi+1……一つの追加された行アドレ
スプログラム装置〔一つの追加されたアドレスプ
ログラム装置〕。

Claims (1)

  1. 【特許請求の範囲】 １ 欠陥の有るメモリセルと連結されたノーマル
    ラインを、欠陥の無い冗長メモリセルと連結され
    た冗長ラインに置換する半導体メモリ装置用の冗
    長回路に於いて、 上記ノーマルラインに連結され、アドレス信号
    の所定組合わせと上記冗長ライン上の信号に応答
    して、上記ノーマルラインを選択或いは選択しな
    い出力信号を発生するノーマルデコーダと、 上記冗長ラインに並列に連結され、電気的にプ
    ログラム出来る不揮発性半導体メモリ素子を持
    ち、該メモリ素子のプログラム状態に依り、各入
    力アドレス信号とその相補信号との対に応答して
    出力ラインを接地或いはフローテイング状態にす
    る複数のアドレスプログラム装置、 上記冗長ラインに連結され、上記アドレスプロ
    グラム装置と同一構成であり、上記アドレスプロ
    グラム装置の中の一つに入力する一対のアドレス
    信号とその相補信号とを各々相補して入力する一
    つの追加されたアドレスプログラム装置を具備
    し、 そしてメモリセルに欠陥が有り、このメモリセ
    ルを選択する入力アドレス信号が入力する時、上
    記冗長ラインがフローテイングされるように上記
    メモリ装置を電気的にプログラムし、メモリセル
    に欠陥が無い時、このメモリセルを選択するアド
    レス信号にて上記アドレスプログラム装置の中か
    ら選択された一つのアドレスプログラム装置と、
    この装置の相補された信号が入力する上記の追加
    されたアドレスプログラム装置との出力が冗長ラ
    インを選択しないようにする冗長デコーダと、 を備えることを特徴とする半導体メモリ装置用の
    冗長回路。 ２ アドレスプログラム装置が、 アドレスバツフアより入力するアドレス信号と
    この信号の相補信号を各々入力するアドレス信号
    ラインと相補アドレス信号ラインとを具備し、 プログラムゲート端子と、イレーズドレイン端
    子及びドレイン端子と、接地されたソース端子を
    有し、電気的プログラムに依りデイプリーシヨン
    モード或いはエンハンスメントモードとして作用
    する不揮発性半導体メモリ素子と、 上記プログラムゲート端子に分離素子を通じて
    連結され、アドレスプログラムの時高電圧を発生
    し、読みだしの時、不揮発性半導体メモリ素子が
    デイプリーシヨンモードに成ると上記プログラム
    ゲート端子に該不揮発性半導体メモリ素子の導電
    性を良くする電圧を印加する第１プログラム制御
    手段と、 上記イレーズドレイン端子に連結され、リセツ
    トプログラムの時、不揮発性半導体メモリ素子が
    デイプリーシヨンモードに成るように電圧を供給
    する第２プログラム制御手段と、 上記アドレス信号ラインと上記分離素子の間、
    及び相補アドレス信号ラインと上記分離素子の間
    に連結され、プログラムの時アドレス信号ライン
    及び相補アドレス信号ライン上のロジツク信号状
    態に依り、上記分離素子を通じ上記第１プログラ
    ム制御手段から発生する高電圧を伝達する第３プ
    ログラム制御手段と、 上記アドレス信号ラインと相補アドレス信号ラ
    イン及び上記不揮発性半導体メモリ素子のドレイ
    ンラインに連結され、読みだしの時、上記不揮発
    性半導体メモリ素子のプログラムされた作用モー
    ドと、上記アドレス信号ライン或いは上記相補ア
    ドレス信号ラインのロジツク信号に依り、冗長ラ
    インを選択するか或いは選択しない出力信号を発
    生する感知手段と、 を具備することを特徴とする特許請求の範囲第１
    項記載の半導体メモリ装置用の冗長回路。 ３ 不揮発性半導体メモリ素子が、４個のフロト
    クス型不揮発性半導体メモリ素子をブリツジ形式
    に連結して成ることを特徴とする特許請求の範囲
    第２項記載の半導体メモリ装置用の冗長回路。 ４ 不揮発性半導体メモリ素子が、１個のフロト
    クス型不揮発性半導体メモリ素子であることを特
    徴とする特許請求の範囲第２項記載の半導体メモ
    リ装置用の冗長回路。 ５ 第１、第２及び第３プログラム制御手段が、
    各々高電圧ポンプ回路を含むことを特徴とする特
    許請求の範囲第２項記載の半導体メモリ装置用の
    冗長回路。
JP62109930A 1986-05-07 1987-05-07 半導体メモリ装置用の冗長回路 Granted JPS62279600A (ja)

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