JP7368084B2 - 半導体装置および半導体装置のデータ転送方法 - Google Patents
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Description
12 出力フリップフロップ
13 出力バッファ
21 入力バッファ
22 入力フリップフロップ
23 誤り検出/訂正回路
24 クロック乗せ換え回路
25、26 ステージング
27 誤り検出/訂正信号生成回路
28 出力フリップフロップ
29 出力バッファ
31 入力バッファ
32 入力フリップフロップ
33 誤り検出/訂正回路
34 クロック乗せ換え回路
BP バンプ
BRD 基板
CP(CP1、CP2、CP3、CP4) チップ
D1、D2 対角線
INT(INT1、INT2、INT3、INT4) 内部回路
S 信号線
SEM1、SEM2、SEM3、SEM4 半導体装置
TR(TR1、TR2、TR3、TR4) 転送回路
IO 入出力回路
Claims (14)
- 第1のチップと、第2のチップと、第3のチップと、第4のチップとを備える半導体装置であって、
前記第1のチップは、前記第2のチップと前記第4のチップとに隣接して配置され、
前記第3のチップは、前記第2のチップと前記第4のチップとに隣接して前記第1のチップとは異なる位置に配置され、
前記第2のチップは、前記第1のチップから前記第3のチップにデータを転送する第1の転送回路を備え、
前記第4のチップは、前記第3のチップから前記第1のチップにデータを転送する第2の転送回路を備え、
前記第1のチップから前記第1の転送回路へのデータ、前記第1の転送回路から前記第3のチップへのデータ、前記第3のチップから前記第2の転送回路へのデータ、および、前記第2の転送回路から前記第1のチップへのデータは、前記第1のチップ、前記第2のチップ、前記第3のチップ及び前記第4のチップとは異なる位置にあるシリコンインタポーザ上に設けられた配線層を介して転送され、
前記第1の転送回路が転送するデータは、前記第2のチップの内部回路による演算には使用されずに、前記第1のチップから前記第1の転送回路を介して前記第3のチップに転送され、前記第3のチップの内部回路による演算に使用される、
半導体装置。 - 前記第1から第4のチップは平面視において4つの辺を有する矩形であり、前記隣接するチップはそれぞれのチップの辺同士が対向し、前記第1のチップと前記第3のチップはそれぞれの角部同士が対向している、
請求項1に記載の半導体装置。 - 前記第2の転送回路が転送するデータは、前記第4のチップの内部回路による演算には使用されずに、前記第3のチップから前記第2の転送回路を介して前記第1のチップに転送され、前記第1のチップの内部回路による演算に使用される、
請求項1または請求項2に記載の半導体装置。 - 前記第3のチップは、前記第2のチップから前記第4のチップにデータを転送する第3の転送回路を備え、
前記第1のチップは、前記第4のチップから前記第2のチップにデータを転送する第4の転送回路を備える、
請求項1から請求項3のいずれか1項に記載の半導体装置。 - 前記それぞれの転送回路は、
隣接するチップの一方から受けるデータの誤りを検出または訂正する誤り検出/訂正回路と、
前記誤り検出/訂正回路から出力されるデータを中継する中継回路と、
前記中継回路から出力されるデータの誤りを検出または訂正する誤り検出/訂正信号を生成する誤り検出/訂正信号生成回路と、を有し、
前記中継回路から出力されるデータと前記検出/誤り訂正信号とを隣接するチップの他方に転送する、
請求項1から請求項4のいずれか1項に記載の半導体装置。 - 第1のチップと、第2のチップと、第3のチップと、第4のチップとを備える半導体装置であって、
前記第1のチップは、前記第2のチップと前記第4のチップとに隣接して配置され、
前記第3のチップは、前記第2のチップと前記第4のチップとに隣接して前記第1のチップとは異なる位置に配置され、
前記第2のチップは、前記第1のチップから前記第3のチップにデータを転送する第1の転送回路を備え、
前記第4のチップは、前記第3のチップから前記第1のチップにデータを転送する第2の転送回路を備え、
前記それぞれの転送回路は、
隣接するチップの一方から受けるデータの誤りを検出または訂正する誤り検出/訂正回路と、
前記誤り検出/訂正回路から出力されるデータを中継する中継回路と、
前記中継回路から出力されるデータの誤りを検出または訂正する誤り検出/訂正信号を生成する誤り検出/訂正信号生成回路と、を有し、
前記中継回路から出力されるデータと前記検出/誤り訂正信号とを隣接するチップの他方に転送する、
半導体装置。 - 前記第1から第4のチップは平面視において4つの辺を有する矩形であり、前記隣接するチップはそれぞれのチップの辺同士が対向し、前記第1のチップと前記第3のチップはそれぞれの角部同士が対向している、
請求項6に記載の半導体装置。 - 前記第1および第2の転送回路が転送するデータは、前記第1および第2の転送回路を含むチップ内の演算で使用されない、
請求項6または請求項7に記載の半導体装置。 - 前記第3のチップは、前記第2のチップから前記第4のチップにデータを転送する第3の転送回路を備え、
前記第1のチップは、前記第4のチップから前記第2のチップにデータを転送する第4の転送回路を備える、
請求項6から請求項8のいずれか1項に記載の半導体装置。 - 前記それぞれのチップは、他のチップのいずれかの前記転送回路に出力するデータの誤りを検出または訂正する誤り検出/訂正信号を生成する誤り検出/訂正信号生成回路を有し、データを誤り検出/訂正信号とともに前記他のチップのいずれかの前記転送回路に出力し、
前記それぞれの転送回路の前記誤り検出/訂正回路は、チップの前記一方からデータと前記誤り検出/訂正信号とを受け、誤り検出/訂正信号を用いてデータの誤りを検出または訂正する、
請求項5から請求項9のいずれか1項に記載の半導体装置。 - 前記それぞれの転送回路からデータと前記誤り検出/訂正信号とを受信するチップは、前記誤り検出/訂正信号を用いて、受信したデータの誤りを検出または訂正する誤り検出/訂正回路を有する、
請求項5から請求項10のいずれか1項に記載の半導体装置。 - 隣接して配置された2つのチップは、データを相互に入出力する入出力回路を有する、請求項1から請求項11のいずれか1項に記載の半導体装置。
- 第1のチップと、第2のチップと、第3のチップと、第4のチップとを備える半導体装置のデータ転送方法であって、
前記第2のチップと前記第4のチップとに隣接して配置され前記第1のチップから、前記第2のチップに備えられた第1の転送回路を介して前記第3のチップにデータを転送し、
前記第2のチップと前記第4のチップとに隣接して前記第1のチップとは異なる位置に配置された前記第3のチップから、前記第4のチップに備えられた第2の転送回路を介して前記第1のチップにデータを転送し、
前記第1のチップから前記第1の転送回路へのデータ、前記第1の転送回路から前記第3のチップへのデータ、前記第3のチップから前記第2の転送回路へのデータ、および、前記第2の転送回路から前記第1のチップへのデータを、前記第1のチップ、前記第2のチップ、前記第3のチップ及び前記第4のチップとは異なる位置にあるシリコンインタポーザ上に設けられた配線層を介して転送し、
前記第1の転送回路が転送するデータは、前記第2のチップの内部回路による演算には使用されずに、前記第1のチップから前記第1の転送回路を介して前記第3のチップに転送され、前記第3のチップの内部回路による演算に使用される、
半導体装置のデータ転送方法。 - 第1のチップと、第2のチップと、第3のチップと、第4のチップとを備える半導体装置のデータ転送方法であって、
前記第2のチップと前記第4のチップとに隣接して配置され前記第1のチップから、前記第2のチップに備えられた第1の転送回路を介して前記第3のチップにデータを転送し、
前記第2のチップと前記第4のチップとに隣接して前記第1のチップとは異なる位置に配置された前記第3のチップから、前記第4のチップに備えられた第2の転送回路を介して前記第1のチップにデータを転送し、
前記それぞれの転送回路が有する誤り検出/訂正回路が、隣接するチップの一方から受けるデータの誤りを検出または訂正し、
前記それぞれの転送回路が有する中継回路が、前記誤り検出/訂正回路から出力されるデータを中継し、
前記それぞれの転送回路が有する誤り検出/訂正信号生成回路が、前記中継回路から出力されるデータの誤りを検出または訂正する誤り検出/訂正信号を生成し、
前記中継回路から出力されるデータと前記検出/誤り訂正信号とを隣接するチップの他方に転送する、
半導体装置のデータ転送方法。
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- 2023-10-12 JP JP2023176473A patent/JP2023178356A/ja active Pending
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