TW201706843A - 資料處理裝置 - Google Patents

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高田究
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Abstract

本發明之資料處理裝置中，具備在彼此非同步的2個時脈域中成為雙重化的2組電路對；該資料處理裝置，設有在該2組電路對之間用以傳送酬載信號的非同步傳送電路。非同步傳送電路具備有各連接於2組電路對之2組橋接電路對，係將用以顯示該酬載信號在接收側穩定的時間點的控制信號，連同酬載信號，以非同步方式傳送。2組橋接電路對與酬載信號可為雙重化，但該控制信號則不採雙重化，而是用於時間點控制，該時間點控制係為了對「已將接收的酬載信號予以雙重化的電路對」供給所期待的相同的時間差。藉此，可在非同步的時脈域中分別雙重化的電路之間進行非同步傳送，而能兼顧高性能與高可靠性。

Description

資料處理裝置
本發明之相關技術係適用於資料處理裝置，該資料處理裝置具備有著眼於安全起見的雙重化邏輯電路，以及位在與其非同步動作的其他邏輯電路之間的非同步資料傳送電路。
以高性能的CPU(Central Processing Unit：中央處理單元)核心之類的高頻時脈而動作的邏輯電路，在諸多情形下，係以與其他邏輯電路之動作時脈非同步的方式，來達成頻率的提昇。例如，在CPU與晶片上匯流排(on chip bus)之間的界面，插入非同步匯流排橋接器，以使CPU時脈與匯流排時脈非同步，以達成CPU動作的高頻化。
又，有關於要求具有高可靠度之車載等領域，其電路一部分係以DCLS(Dual-Core Lock-Step：雙核鎖步)之方式構成電路的雙重化等，以進行電路之冗長化，以構成檢測出動作故障時可進行安全性停止等之系統，以圖確保安全性。例如使用DCLS架構以構成CPU等電路的雙重化後，係對於雙重化後的CPU的輸出信號進行逐次比較。因此，當一方的CPU有發生暫時或永久性故障時，能夠當場檢測到異常的發生。然而，以雙重化進行之二者的比較，係僅止於異常之檢測，需另外進行備份或復原等處理。車載所需之安全性，係已由ASIL(Automotive Safety Integrity Level：汽車完整安全性等級)等予以規格化，為了要滿足該需求，而有利用CPU的雙重化技術等。
[發明所欲解決的問題] 有關於兼顧高性能與高可靠度此兩者之資料處理裝置，本案發明者研究之結果，得到以下之新課題。
雙重化的2個電路，係將同一個資料處理予以同時並列的進行，並對於原本期待應具有相同處理結果而同時輸出的輸出資料彼此進行比較，當有不一致的情形時，視為檢測出至少有一方的電路發生故障異常。雙重化的該2個電路，係以同一個時脈域同步動作，「同時」係意味著同一時脈週期。此處的雙重化，不一定必然「同時」，亦可保持既定的時間差(週期數之差)。然而，在此處為了簡略說明起見，雙重化的2個電路，係以同時並列進行之同一個資料處理來說明。
首先探討的是，在彼此非同步的2個時脈域中分別被雙重化的2組電路對之間，單純具備2組非同步傳送電路以進行資料的非同步傳送的情形。就資料傳送側的雙重化的2個電路而言，只要沒有發生故障，相同的2個資料會同步於傳送側時脈而同時送出。另一方面，在資料接收側，送出的該2個資料分別以不同的非同步傳送電路來傳送，換載於接收側時脈而收訊。傳送側時脈與接收側時脈彼此若為非同步，即使是在傳送側同時(亦即以傳送側時脈之同一週期)送出的2個資料，在接收側，並不見得會以接收側時脈之同一週期來接收。這是因為，即使具備完全相同的非同步傳送電路，由於傳送側時脈與接收側時脈為非同步，在接收側的資料讀取的時間點不能完全一致而產生偏移所致。因此，對於接收側的雙重化的電路對之資料輸入，原本是應同時進行的，卻有因為收訊時間點的偏移而以不同週期輸入的情形。在接收側電路，原本期待相同資料被同時輸入且平行地進行相同處理，而應該輸出相同的結果，而將2個電路的輸出進行比較，但是一旦輸入資料的時間點偏移，會造成2個電路的輸出亦發生偏移，將此情況視為故障而檢出。
如所示，藉由同時輸入同一資料以平行地進行相同處理，而期待能同時輸出相同結果，而將雙重化的非同步傳送電路連接至用以將2個電路的輸出進行比較的雙重化電路後，由於不能保證所期待的同時性，即使並未發生故障仍有誤檢測而當成故障之虞。若其雙重化電路係以既定的時間差來輸入同一資料，並在保持該時間差的情況下平行地進行相同處理，以期待在保持該時間差的情況下輸出相同的處理結果，而將來自2個電路的輸出進行比較時，亦是相同情況。單純的將雙重化的非同步傳送電路對連接後，由於不能保證具有所期待的相同時間差，即使並未發生故障仍有誤檢測而當成故障之虞。
以下將說明，為了解決上述課題而使用之方法，而有關其他課題與新型態之特徵，應可從本發明書之記述及附圖而更為明瞭。
本案所揭示之發明內容，若簡要說明其具代表性者，則如以下所述。
亦即，資料處理裝置具備在彼此為非同步的2個時脈域中分別成為雙重化的2組電路對；該資料處理裝置係在該2組電路對之間，設有用來傳送酬載信號的非同步傳送電路。非同步傳送電路具有分別連接於2組電路對之2組橋接電路對，係將用以表示在接收側穩定該酬載信號的時間點的控制信號，連同酬載信號，以非同步方式傳送。雖然可使2組橋接電路對與酬載信號構成雙重化，但該控制信號並未被雙重化，而是被使用於時間控制，而能將所期待的相同時間差，提供至已將接收的酬載信號予以雙重化的電路對。亦可追加檢查用控制信號，以供檢查該控制信號。
本案所揭示的發明內容中，若簡要說明其具代表性者所能獲得的效果，則如以下所述。
亦即，在非同步的時脈域中，可在分別雙重化的電路之間進行非同步傳送，而能兼顧高性能與高可靠度。
1.實施形態之概要 首先將概要說明，本案所揭示之發明的代表性實施形態。在代表性實施形態之概要說明中，附有括弧之圖面中的參考符號，僅是表示，其為該些示例之構成要素概念中所包含者。
〔1〕〈分別雙重化的2組電路對間的非同步傳送〉 本案所揭示的代表性實施形態，係具備有分別雙重化的2組電路對與位在其間的非同步傳送電路之資料處理裝置(10)，係以如下方式而構成。該資料處理裝置具備：在第1時脈域(ACLK)中雙重化的第1本體電路(LRA)與第1檢查電路(LCA)；以及，在與該第1時脈域非同步的第2時脈域(BLCK)中雙重化的第2本體電路(LRB)與第2檢查電路(LCB)。又，該資料處理裝置具備非同步傳送電路(1)，用以在該第1時脈域與該第2時脈域之間傳送酬載信號(P)。
該非同步傳送電路，具備有分別與該第1本體電路及該第1檢查電路連接且在該第1時脈域中雙重化的第1本體側橋接電路(BRA)與第1檢查側橋接電路(BCA)。又，該非同步傳送電路，具備有分別與該第2本體電路及該第2檢查電路連接且在該第2時脈域中雙重化的第2本體側橋接電路(BRB)與第2檢查側橋接電路(BCB)。
該非同步傳送電路，具備有控制信號(CsAB、CsBA)，該控制信號係由該酬載信號傳送側之第1或第2本體側橋接電路所產生，用以表示在接收側穩定該酬載信號的時間點；係將該控制信號與相對應的第1或第2檢查側橋接電路所產生的檢查用控制信號(CsCAB、CsCBA)進行比較，當有不一致的情形時，視為故障而檢出。
藉此，可在非同步的時脈域之分別雙重化的電路對之間進行非同步傳送，而能兼顧高性能與高可靠性。由於是以非同步動作，不會受限於另一方的速度極限，在各個時脈域中能按照必要性而提高動作頻率，而能夠提昇性能。又，在非同步傳送電路中，係使該控制信號為雙重化的對象之外，而能原原本本的保持雙重化的關係來進行非同步傳送，而在此之外的酬載信號或橋接電路等則能構成雙重化，因而能提高可靠性。
〔2〕〈保持一定的時間差而進行的雙重化方式(圖7)〉 在第1項中，該第1本體電路與該第1檢查電路，係在該第1時脈域以0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理。又，該第2本體電路與該第2檢查電路，係在該第2時脈域以0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理。
該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出。該控制信號與相對應的該檢查用控制信號的比較(2_3)，在該第1時脈域進行時係以該第1週期數的時間差來進行，在該第2時脈域進行時係以該第2週期數的時間差來進行(2_4)。
藉此，在保持一定時間差(週期數)的情況下進行同一資料處理的雙重化方式，仍可適當的檢測出故障。
〔3〕〈使酬載信號雙重化(圖8)〉 在第1項中，該第1本體側橋接電路，係朝該第2本體側橋接電路傳送該酬載信號(PR)與該控制信號(CsAB、CsBA)，該第1檢查側橋接電路，係產生檢查用酬載信號(PC)與該檢查用控制信號(CsCAB)，將該檢查用酬載信號朝該第2檢查側橋接電路傳送。
該非同步傳送電路，係在該第1時脈域進行該控制信號與該檢查用控制信號的該比較(2_3)，當有不一致情形時，視為故障情況而檢出。
該非同步傳送電路，將該控制信號朝該第2時脈域傳送。
該非同步傳送電路，根據被傳送至該第2時脈域的該控制信號，由該第2本體側橋接電路接收該酬載信號(4_R)，由該第2檢查側橋接電路接收該檢查用酬載信號(4_C)，該非同步傳送電路將分別接收的該酬載信號與該檢查用酬載信號進行比較，當有不一致情形時，視為故障情況而檢出。
藉此，在非同步傳送電路中，酬載信號被雙重化，而能提高可靠性。
〔4〕〈保持一定時間差而進行的雙重化方式(圖9)〉 在第3項中，該第1本體電路與該第1檢查電路，係在該第1時脈域以0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理，該第2本體電路與該第2檢查電路，係在該第2時脈域以0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理。
該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出。該控制信號與相對應的該檢查用控制信號的比較(2_3，2_4)，在該第1時脈域以該第1週期數的時間差來進行；該酬載信號與該檢查用酬載信號的比較，在該第2時脈域以該第2週期數的時間差來進行。
藉此，與第2項相同的，即使是在非同步傳送電路中酬載信號被雙重化，以保持一定時間差來進行同一資料處理的雙重化方式，仍可適當的檢測出故障。
〔5〕〈使酬載信號與控制信號雙重化(圖10)〉 在第1項中，該第1本體側橋接電路，朝該第2本體側橋接電路傳送該酬載信號(PR)與該控制信號(CsRAB、CsRBA)。
該第1檢查側橋接電路，產生檢查用酬載信號(PC)與該檢查用控制信號(CsCAB、CsCBA)，將該檢查用酬載信號與該檢查用控制信號傳送至該第2檢查側橋接電路。
該非同步傳送電路，在該第2時脈域的該控制信號與該檢查用控制信號的比較，係容許有1個週期的偏移(2_7)，有不一致情形時，視為故障情況而檢出。
根據傳送至該第2時脈域的該控制信號，由該第2本體側橋接電路接收該酬載信號(4_R)，該第2檢查側橋接電路接收該檢查用酬載信號(4_C)。該非同步傳送電路將分別接收的該酬載信號與該檢查用酬載信號進行比較，有不一致情形時，視為故障情況而檢出。
藉此，在非同步傳送電路中，酬載信號與控制信號皆被雙重化，而能使可靠性較第3項更高。
〔6〕〈保持一定時間差而進行的雙重化方式(圖11)〉 在第5項中，該第1本體電路與該第1檢查電路，係以在該第1時脈域中0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理；該第2本體電路與該第2檢查電路，係以在該第2時脈域中0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理。
該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出。
該控制信號與相對應的該檢查用控制信號的比較，係以在該第2時脈域對該第2週期數提供+1週期/-1週期的裕度後的時間差來進行，若在包含該裕度的時間差以內彼此呈現一致，則視為一致的情況，在該裕度範圍內呈現不一致的情形，視為故障情況而檢出。該酬載信號與該檢查用酬載信號的比較，係在該第2時脈域以該第2週期數的時間差來進行。
藉此，與第2項相同的，即使是在非同步傳送電路中的酬載信號與控制信號皆被雙重化，保持一定時間差而進行相同資料處理的雙重化方式，仍可適當的檢出故障。
〔7〕〈控制信號在3個信號間的比較(圖10)〉 在第5項中，該第2本體側橋接電路，具有可接收該酬載信號之第2本體側正反器(4_R)，該第2檢查側橋接電路，具有可接收該檢查用酬載信號之第2檢查側正反器(4_C)。
該非同步傳送電路係進行以下各信號之3者間的比較(2_7)，當至少有一個信號與其他信號不一致時，視為故障情況而檢出。各信號係指：根據該控制信號而朝該第2本體側正反器提供該酬載信號之讀取時間點的信號(N4-1-1)；根據該控制信號而朝該第2檢查側正反器提供該檢查用酬載信號之讀取時間點的信號(N4-1-2)；以及該檢查用控制信號(N4-2)。
藉此，在非同步傳送電路中，用以讀取酬載信號與驗證用酬載信號而物理性分離的控制信號，皆與檢查用控制信號進行比較，而能有較第5項為高之可靠性。
〔8〕〈保持一定時間差而進行的雙重化方式(圖11)〉 在第7項中，該第1本體電路與該第1檢查電路，係以在該第1時脈域中0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理；該第2本體電路與該第2檢查電路，係以在該第2時脈域中0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理。
該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出。
根據該控制信號而對該第2本體側正反器提供的該酬載信號之讀取時間點的信號(N4-1-1)，與相對應的檢查用控制信號(N4-2)的比較，係在該第2時脈域以對於該第2週期數提供+1週期/-1週期的裕度後的時間差來進行。在包含該裕度的時間差以內彼此呈現一致時，則視為一致情況，在該裕度範圍內為不一致時，則視為故障情況而檢出。
根據該控制信號而對該第2檢查側正反器提供之該檢查用酬載信號之讀取時間點的信號(N4-1-2)，與相對應的檢查用控制信號(N4-2)的比較，係在該第2時脈域進行，在該第2週期數之+1週期/-1週期的時間差範圍內彼此呈現一致時，則視為一致情況，在+1週期/-1週期的時間差範圍內為不一致時，則視為故障情況而檢出。
該酬載信號與該檢查用酬載信號的比較，係在該第2時脈域以該第2週期數的時間差來進行。
藉此，與第2項相同的，即使在非同步傳送電路中的酬載信號與控制信號皆被雙重化，保持一定時間差而進行相同資料處理的雙重化方式，仍可適當的檢測出故障。
〔9〕〈故障管理電路(EML：Error Management Logic)〉 在第1至8項中任一項的該資料處理裝置，進一步具備有在檢測出故障時能發出通知之故障管理電路(EML)。
藉此，在各比較電路所檢測出的不一致通知，可匯聚在故障管理電路，然後適當地進行對應於故障檢出之處理(例如插入、重設等)。
〔10〕〈雙重CPU+雙重匯流排橋接器〉 從第1至9項中任一項之資料處理裝置，其中該第1本體電路與該第1檢查電路，分別為可執行同一程式之相同電路構成的CPU；該第2本體電路與該第2檢查電路，分別為以相同電路構成的匯流排橋接器。
藉此，在具有雙重CPU+雙重匯流排橋接器之微處理器中，能兼顧高性能與高可靠性。
〔11〕〈單晶LSI(Large Scale Integrated circuit)〉 從第1至10項中任一項之該資料處理裝置，係形成於單一的半導體基板上。
藉此，所提供之單晶LSI，能以雙重CPU+雙重匯流排橋接器等之非同步的時脈域，在分別被雙重化的2組電路對之間進行非同步傳送，而能兼顧高性能與高可靠性。
〔12〕〈從雙重化的電路朝其他電路的非同步傳送(圖14)〉 從其他觀點的實施形態之半導體裝置，係具備分別成雙重化的2組電路對與位在其間的非同步傳送電路之資料處理裝置(10)，係由以下方式所構成。該資料處理裝置，具備與第1時脈(ACLK)同步動作且成雙重化而彼此分別進行相同處理之第1本體電路(LRA)與第1檢查電路(LCA)。又，該資料處理裝置，具備有：第2電路(LB)，其係同步於與該第1時脈非同步的第2時脈(BCLK)而動作；及非同步傳送電路(1)，用以在該第1本體電路及該第1檢查電路與該第2電路之間進行酬載信號的非同步傳送。
該非同步傳送電路具備有：與該第1時脈同步動作且連接於該第1本體電路及該第1檢查電路之第1橋接電路(BA)；以及，與該第2時脈同步動作且連接於該第2電路之第2橋接電路(BB)。該第1橋接電路與該第2橋接電路，係以該酬載信號，以及用以表示該酬載信號在接收側穩定的時間點的非同步傳送控制信號(CsAB、CsBA)，而彼此連接。
該第1橋接電路，具備有第1本體側轉換電路(BRA)，可將與該第1本體電路之間的輸出入信號轉換成第1本體側酬載信號(PRA)及第1本體側非同步傳送控制信號(CsRAB、CsRBA)。又，該第1橋接電路，具備有第1檢查側轉換電路(BCA)，可將與該第1檢查電路之間的輸出入信號，轉換成第1檢查側酬載信號(PCA)及第1檢查側非同步傳送控制信號(CsCAB、CsCBA)。
又，該第1橋接電路具備第1比較電路(2_3)，用以將該第1本體側非同步傳送控制信號中傳送至該第2橋接電路的輸出信號(CsRAB)與該第1檢查側非同步傳送控制信號中相對應的輸出信號(CsCAB)進行比較，以檢測不一致情況。該第1橋接電路，將該第1本體側非同步傳送控制信號中的輸出信號(CsRAB)，作為該非同步傳送控制信號中的輸出信號(CsAB)，傳送至該第2橋接電路。
該第2橋接電路，係以從該第1橋接電路接收的該非同步傳送控制信號中的輸入信號(CsAB)所顯示的時間點，接收該酬載信號，供給至該第2電路。
藉此，在雙重化電路與非同步動作的電路(不問其為雙重化與否)之間的非同步傳送當中，在以雙重化電路傳送酬載信號的情況中，作為非同步傳送電路的一部分之第1本體側轉換電路與第1檢查側轉換電路成為雙重化，而能提高非同步傳送電路之可靠性，整體而言可兼顧高性能與高可靠性。
〔13〕〈從其他電路朝雙重化電路的非同步傳送(圖12、圖13)〉 基於其他觀點的實施形態之半導體裝置，係具備分別雙重化的2組電路對與位在其間的非同步傳送電路之資料處理裝置(10)，係由如下方式所構成。該資料處理裝置具備：同步於第1時脈(BCLK)而動作的構成雙重化且分別進行彼此相同的處理之第1本體電路(LRB)與第1檢查電路(LCB)；以及，同步於與該第1時脈非同步的第2時脈(ACLK)而動作的第2電路(LA)。又，該資料處理裝置具備非同步傳送電路(1)，用以在該第1本體電路及該第1檢查電路與該第2電路之間進行酬載信號(P)的非同步傳送。
該非同步傳送電路具備有，同步於該第1時脈而動作且連接於該第1本體電路及該第1檢查電路之第1橋接電路(BB)，以及同步於該第2時脈而動作且連接於該第2電路之第2橋接電路(BA)。該第1橋接電路與該第2橋接電路，係以該酬載信號，以及用以表示該酬載信號在接收側穩定的時間點的非同步傳送控制信號(CsAB、CsBA)，而彼此連接。
該第1橋接電路，具備第1本體側轉換電路(BRB)，用以將與該第1本體電路之間的輸出入信號，轉換成第1本體側酬載信號(PRB)及第1本體側非同步傳送控制信號(CsRBA、CsRAB)。又，該第1橋接電路，具備有：第1檢查側轉換電路(BCB)，用以將與該第1檢查電路之間的輸出入信號，轉換成第1檢查側酬載信號(PCB)；及第1檢查側非同步傳送控制信號(CsCBA、CsCAB)。又，該第1橋接電路具備第2比較電路(2_4)，用以將該第1本體側非同步傳送控制信號中傳送至該第2橋接電路的輸出信號(CsRBA)與該第1檢查側非同步傳送控制信號中相對應的輸出信號(CsCBA)進行比較，以檢測出不一致情形。
該第1橋接電路，係以從該第2橋接電路傳送之該非同步傳送控制信號中的輸入信號(CsAB)所顯示的時間點，來接收該酬載信號，且分別透過該第1本體側轉換電路傳送至該第1本體電路，透過該第1檢查側轉換電路傳送至該第1檢查電路。
藉此，在雙重化電路與非同步動作的電路(不問其為雙重化與否)之間的非同步傳送當中，在以雙重化電路傳送酬載信號的情況中，作為非同步傳送電路的一部分之第1本體側轉換電路與第1檢查側轉換電路成為雙重化，而能提高非同步傳送電路之可靠性，整體而言可兼顧高性能與高可靠性。
〔14〕〈分別雙重化的2組電路對之間的非同步傳送(圖6~11)〉 在第12項中，該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路(LRB)與第2檢查電路(LCB)。
該第2橋接電路，具備有第2本體側轉換電路(BRB)，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號(PRB)及第2本體側非同步傳送控制信號(CsRAB、CsRBA)。又，該第2橋接電路，具備有第2檢查側轉換電路(BCB)，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號(PCB)及第2檢查側非同步傳送控制信號(CsCAB、CsCBA)。
該第2橋接電路，係以從該第1橋接電路接收的該非同步傳送控制信號中的輸入信號(CsAB)所顯示的時間點，接收該酬載信號，且分別透過該第2本體側轉換電路傳送至該第2本體電路，透過該第2檢查側轉換電路傳送至該第2檢查電路。
藉此，在雙重化電路與非同步動作的雙重化電路之間的非同步傳送中，與第1項相同的，可兼顧高性能與高可靠性。
〔15〕〈使酬載信號雙重化(圖8、9)〉 在第12項中，該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路(LRB)與第2檢查電路(LCB)。
該第2橋接電路，具備有第2本體側轉換電路(BRB)，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號(PRB)及第2本體側非同步傳送控制信號(CsRAB、CsRBA)。又，該第2橋接電路，具備有第2檢查側轉換電路(BCB)，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號(PCB)及第2檢查側非同步傳送控制信號(CsCAB、CsCBA)。
該第1橋接電路，除傳送該酬載信號外，亦傳送檢查用酬載信號(PC)。
該第2橋接電路中，該第2本體側轉換電路與該第2檢查側轉換電路，係以接收自該第1橋接電路之該非同步傳送控制信號中的輸入信號(CsAB)所顯示的時間點，而分別接收該酬載信號。
藉此，在雙重化電路與非同步動作的雙重化電路之間的非同步傳送中，與第3項相同的，可兼顧高性能與高可靠性。
〔16〕〈使酬載信號與控制信號雙重化(圖10、11)〉 在第12項中，該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路(LRB)與第2檢查電路(LCB)。
該第2橋接電路，具備有第2本體側轉換電路(BRB)，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號(PRB)及第2本體側非同步傳送控制信號(CsRAB、CsRBA)。又，該第2橋接電路，具備有第2檢查側轉換電路(BCB)，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號(PCB)及第2檢查側非同步傳送控制信號(CsCAB、CsCBA)。
該第1橋接電路，將該第1本體側非同步傳送控制信號中的輸出信號，作為該非同步傳送控制信號中的輸出信號(CsRAB)而傳送至該第2橋接電路，將該第1本體側酬載信號，作為該酬載信號(PR)而傳送至該第2橋接電路。該第1橋接電路，進一步將該第1檢查側非同步傳送控制信號中的輸出信號，作為該檢查用非同步傳送控制信號(CsCAB)而傳送至該第2橋接電路，將該第2檢查側酬載信號，作為檢查用酬載信號(PC)而傳送至該第2橋接電路。
該第2橋接電路，係以該非同步傳送控制信號中的輸入信號(CsRAB)所顯示的時間點，接收該酬載信號，作為該第2本體側酬載信號而傳送至該第2本體側轉換電路，接收該檢查用酬載信號，作為該第2檢查側酬載信號而傳送至該第2檢查側轉換電路。該第2橋接電路具備第3比較電路(2_7)，用以將該非同步傳送控制信號中的輸入信號(CsRAB)，及該檢查用非同步傳送控制信號中的輸入信號(CsCAB)進行比較。
藉此，在雙重化電路與非同步動作的雙重化電路之間的非同步傳送中，與第5項相同的，可兼顧高性能與高可靠性。
〔17〕〈非同步傳送控制信號在3個信號間的比較(圖10、11)〉 在第16項中，該第3比較電路，係將該非同步傳送控制信號中的輸入信號(CsRAB)所供給至該第1本體側轉換電路之節點的信號，與供給至第2檢查側轉換電路之節點的信號，及該檢查用非同步傳送控制信號中的輸入信號(CsCAB)進行比較，以檢測出是否有至少1個信號與其他信號不一致的情形。
藉此，在非同步傳送電路中，為了讀取酬載信號與檢證用酬載信號而物理上分隔的控制信號，皆與檢查用控制信號進行比較，而使可靠性較第16項為高。
〔18〕〈保持一定時間差而進行的雙重化方式(圖7、9、11)〉 如第12項至17項中任一項之資料處理裝置，該第1本體電路與該第1檢查電路，係保持該第1時脈中之0週期以上的既定的週期數之差，來進行相同的該處理。
藉此，即使是保持一定時間差以進行相同的資料處理的雙重化方式，仍可適當的檢測出故障。
〔19〕〈故障管理電路(EML)〉 如第12至18項中之任一項，該資料處理裝置進一步具備故障管理電路(EML)，當上述所有比較電路中之任一者有發生不一致的情形時，則發出通知。
藉此，在各比較電路所檢測出的不一致通知，被匯聚在故障管理電路，而能適當採行與故障檢出相對應的處理(例如插入、重設等)。
〔20〕〈單晶LSI〉 如第12至第19項中之任一項，該資料處理裝置，係形成於單一的半導體基板上。
藉此，本發明提供一種單晶LSI，可在雙重CPU+雙重匯流排橋接器等非同步的時脈域中使分別雙重化的2組電路對之間進行非同步傳送，或者，在雙重匯流排橋接器等已被雙重化的2組電路對與未被雙重化的周邊電路模組之間進行非同步傳送，而能兼顧高性能與高可靠性。
2.實施形態 以下進一步詳述其實施形態。再者，為了說明發明的實施形態，在所有圖中對於具有同一功能之要素，係賦與同一符號，以省略重複之說明。
首先，進一步詳述所欲解決的問題點。
圖1係包含雙重化的電路對之資料處理裝置10的構成例的方塊圖。資料處理裝置10係在並未雙重化的一般的2個邏輯電路7_1與7_2之間，包含有雙重化的2個(1對)邏輯電路LR與LC，且包含用以比較其等的輸出的比較電路2_1與2_2，以及在比較結果不一致時發出通知之故障管理電路EML(Error Management Logic：錯誤管理邏輯)。在圖1所示的資料處理裝置10，進一步包含各由既定段數之正反器所構成的複數個遲延電路6_1~6_4。雙重化的邏輯電路的一方，亦即本體側電路LR，係以「R」來略記「Reference」；另一方的檢查側電路LC，則以「C」來略記「Checker」。再者，一部分的信號線，係以由複數個信號配線所構成的匯流排來標記，但即使是對單一的信號線，同樣之說明方式仍然適用。此點在本說明書由頭至尾皆同。
一般而言，被雙重化的電路對，係有相同的輸入而能並列的進行相同的處理，且經常性的對各個結果(輸出)進行比較，因此，當本體側電路LR或檢查側電路LC因各種原因而發生動作不良時，可將其視為故障情況而檢出。由未雙重化的資料段發出的信號，輸入至本體側電路LR與檢查側電路LC雙方。而本體側電路LR與檢查側電路LC的輸出信號，僅有本體側電路LR會連接於未雙重化的資料段，而檢查側電路LC側的輸出，則僅作為比較之用。本體側電路LR與檢查側電路LC之動作週期，因為受到晶片佈局上的制約(例如，不易對於本體側電路LR與檢查側電路LC以相同時間點來供給信號時)或動作安全上的制約(例如，要求要避免在本體側電路LR與檢查側電路LC此雙方同時發生誤動作)，經常會有意的挪開1~2個週期。在此情形，係使用延遲電路(正反器)以供動作時之週期偏移。將其等延遲電路(正反器)插入於，從並未雙重化的電路進入檢查側電路LC側的信號，以及從本體側電路LR進入比較器的信號。
在圖1所示的資料處理裝置10中，從邏輯電路7_1朝本體側電路LR之輸入，係由延遲電路6_1延遲既定之週期數後，輸入至檢查側電路LC，從邏輯電路7_2朝本體側電路LR之輸入亦採同樣方式，由延遲電路6_2延遲既定之週期數後，輸入至檢查側電路LC。本體側電路LR與檢查側電路LC為相同的電路，係進行相同的處理，但由於輸入時間係以上述既定之週期數而偏移，處理之實施以及結果的輸出，亦同樣的偏移了相同週期數。從本體側電路LR朝邏輯7_1的輸出，係由延遲電路6_2延遲了相同週期數後，輸入至比較電路2_1，然後與從檢查側電路LC朝邏輯電路7_1的輸出進行比較，從本體側電路LR朝邏輯電路7_2的輸出，係由延遲電路6_3延遲了相同週期數後，輸入至比較電路2_2，然後與從檢查側電路LC朝邏輯電路7_2的輸出進行比較。在比較電路2_1與2_2所檢測出之不一致情況，係通知至故障管理電路EML。故障管理電路EML在檢測出有故障的情形時，乃起動應予執行之處理，執行例如插入或重設等。
以下說明非同步傳送。對於高速動作的資料處理電路之間的資料傳送，可藉由非同步橋接器(非同步傳送電路)的使用，而將時脈域之間以非同步方式來處理，而不再需要考慮兩者間的時間點(幾乎無須再顧慮對於組合電路之邏輯延遲)。因此，可預期能達到時脈頻率的高速化。此技術可使用於有高速時脈需求的情形，或是在無法使用同步時脈的場合。然而，並不是完全可以不考慮時間點，幾乎在所有的情況下，係將控制信號間的延遲值的偏移程度，限制在一定時間內。
圖2係具備非同步傳送電路1之資料處理裝置10的構成例之方塊圖。在同步於CPU時脈CPU-CLK而動作的CPU7_3，與同步於匯流排時脈BUS-CLK而動作的匯流排(BUS)7_4之間，具備非同步傳送電路(非同步橋接器)1。非同步傳送電路1包含，同步於CPU時脈CPU-CLK而動作的CPU側橋接電路BA，以及同步於匯流排時脈BUS-CLK而動作的匯流排側橋接電路BB。CPU側橋接電路BA與CPU7_3係以例如匯流排通訊協定來進行信號的傳送接收，匯流排側橋接電路BB與匯流排7_4係以例如相同(或相異)之匯流排通訊協定來進行信號的傳送接收。在從CPU側橋接電路BA將酬載信號P傳送至匯流排側橋接電路BB時，有控制信號CsAB與CsBA之傳送接收，以表示接收酬載信號P之匯流排側橋接電路BB的穩定的時間點。從CPU側橋接電路BA傳送的控制信號CsAB，例如有酬載信號P的輸出，為表示穩定之有效(Valid)信號，而從匯流排側橋接電路BB傳送的控制信號CsBA，例如為酬載信號P之接收準備已經完成之待命中(Ready)信號。在傳送接收一連串之資料時，控制信號CsAB與CsBA，可各為指標器(pointer)以供表示傳送資料之索引（index）與接收資料之索引。從CPU側橋接電路BA傳送的控制信號CsAB，係由在匯流排時脈域BUS_CLK動作的正反器3_AB所接收，經過用以產生酬載信號P之讀取時間點之組合電路5，供給至正反器4。正反器3_AB係用來抑止非同步信號之亞穩態(metastable)之正反器，係由2段或2段以上正反器所構成。該讀取時間點，係保證酬載信號P相對於匯流排時脈BUS_CLK呈穩定的時間點。正反器3_BA亦同樣是用來抑止非同步信號之亞穩態之正反器，係由2段或2段以上的正反器所構成。正反器3_BA係使匯流排側橋接電路BB傳送的控制信號CsBA由CPU側橋接電路BA所接收。控制信號CsAB與CsBA不必然需為雙向。例如，可保證酬載信號P被送出之週期在一定間隔以上時，可僅使用CsAB作為Valid信號，亦可僅使用CsBA作為Ready信號。圖2中，僅表示酬載信號從CPU側朝匯流排側傳送的情形，但反方向的非同步傳送電路，亦可為相同構成。此等事項，不僅適用於實施形態1，而可適用於所有實施形態。
以下從安全性之觀點，來探討包含非同步傳送之資料處理電路為雙重化的情形。
圖3係在分別被雙重化的2組電路對之間，具備圖2所示的非同步傳送電路之資料處理裝置的構成例(比較例)之方塊圖。
在本體側〔R〕中，ACLK側本體電路LRA與BCLK側本體電路LRB，係分別同步於彼此非同步的時脈ACLK與BCLK而動作，係以由ACLK側橋接電路BRA與BCLK側橋接電路BRB所構成的非同步傳送電路，而相互連接。橋接電路BRA係送出控制信號CsRAB與酬載信號PR，橋接電路BRB係以正反器3_RAB來接收控制信號CsRAB，藉由組合電路5_R所產生的時間點，由正反器4_R來讀取酬載信號PR。橋接電路BRB係送出控制信號CsRBA，橋接電路BRA則以正反器3_RBA來接收控制信號CsRBA。
在檢查側〔C〕中，ACLK側檢查電路LCA與BCLK側檢查電路LCB，係分別同步於彼此非同步的時脈ACLK與BCLK而動作，係以由ACLK側橋接電路BCA與BCLK側橋接電路BCB所構成的非同步傳送電路，而相互連接。橋接電路BCA係送出控制信號CsCAB與酬載信號PC，橋接電路BCB係以正反器3_CAB來接收控制信號CsCAB，藉由組合電路5_C所產生的時間點，由正反器4_C來讀取酬載信號PC。橋接電路BCB係送出控制信號CsCBA，橋接電路BCA則以正反器3_CBA來接收控制信號CsCBA。
ACLK側之本體電路LRA與檢查電路LCA，已經如圖1所示的雙重化，儘管圖示予以省略，係設有用來檢測不一致性的比較電路。BCLK側之本體電路LRB與檢查電路LCB亦同樣的成為雙重化，儘管圖示予以省略，係設有用來檢測不一致性的比較電路。
控制信號CsRAB、CsRBA、CsCAB、CsCBA、與酬載信號PR、PC，係在ACLK時脈域與BCLK時脈域之間非同步傳送的信號。兩者之時脈(ACLK與BCLK)為非同步，兩者的信號間的時間點並未考慮，因此，在本體側〔R〕與檢查側〔C〕之間有動作時間偏移的情形。控制信號CsRAB與CsCAB，係從ACLK時脈域所送出，因此，就ACLK而言，在同一時脈週期中的信號狀態或資料，若是沒有故障則彼此相同。而酬載信號PR與PC亦是相同，由於係從ACLK時脈域所送出，因此，就ACLK而言，在同一時脈週期中的信號狀態或資料，若是沒有故障則彼此相同。然而，控制信號CsRAB藉正反器3_RAB被讀取至BCLK時脈域的時間點，與控制信號CsCAB藉正反器3_CAB被讀取至BCLK時脈域的時間點，在BCLK時脈域中不見得是同一週期。這是因為在非同步傳送中，ACLK與BCLK有任意之相位差所致。若是控制信號CsRAB與CsCAB在BCLK時脈域之讀取時間點相異，則酬載信號PR與PC被讀取的時間點亦會相異。因此，在接收端之BCLK時脈域中，被雙重化的本體電路LRB與檢查電路LCB，本來應該是將相同資料在同一週期(或既定週期數的時間差)供給的，實際上卻在供給之週期發生偏移，造成輸出時亦發生偏移，而使比較結果呈現不一致。
如所示，若是僅單純的將包含非同步傳送電路之電路對予以雙重化，即使是在本體側〔R〕與檢查側〔C〕皆無邏輯動作問題(亦即無發生故障)的情況下，但因兩者之動作差異而可能會檢測成錯誤的比較結果。
〔實施形態1〕〈分別被雙重化的2組電路對間的非同步傳送〉 圖4係實施形態1之資料處理裝置10的構成例之方塊圖。為解決上述問題，資料處理裝置10雖各進行ACLK時脈域中之本體側〔RA〕與檢查側〔CA〕的雙重化與BCLK時脈域中之本體側〔RB〕與檢查側〔CB〕的雙重化，卻將非同步傳送電路的一部分作為雙重化的對象之外。亦即，在ACLK時脈域中的本體側〔RA〕，由本體電路LRA與本體側橋接電路BRA所構成，檢查側〔CA〕由檢查電路LCA與檢查側橋接電路BCA所構成。BCLK時脈域中的本體側〔RB〕由本體電路LRB與本體側橋接電路BRB所構成，檢查側〔CB〕由檢查電路LCB與檢查側橋接電路BCB所構成。非同步傳送電路1的構成中包含：被包含於本體側〔RA〕與檢查側〔CA〕的雙重化的本體側橋接電路BRA與檢查側橋接電路BCA、被包含於本體側〔RB〕與檢查側〔CB〕的雙重化的本體側橋接電路BRB與檢查側橋接電路BCB、不予以雙重化的正反器3_AB與3_BA及4、組合電路5、及比較電路2_3、2_4、及2_5。
在ACLK時脈域中，本體側橋接電路BRA係輸出控制信號CsRAB與酬載信號PRA，檢查側橋接電路BCA係輸出控制信號CsCAB與酬載信號PCA，比較電路2_3將控制信號CsRAB與CsCAB進行比較，比較電路2_5則將酬載信號PRA與PCA進行比較。由於係相同的時脈域，只要沒有發生故障，不會檢出不一致性。在ACLK時脈域，控制信號CsRAB作為未雙重化的控制信號CsAB而被送出，酬載信號PRA作為未雙重化的酬載信號P而被送出。
在BCLK時脈域中，藉由未雙重化的正反器3_AB來讀取控制信號CsAB，以組合電路5所規定的時間點，由正反器4來讀取酬載信號P。在BCLK時脈域中被讀取的控制信號CsAB與酬載信號P，作為CsRAB與PRB而被輸入本體側橋接電路BRB，作為CsCAB與PCB而輸入檢查側橋接電路BCB，由於讀取之電路並未雙重化，原理上不會發生週期偏移。
在BCLK時脈域中，本體側橋接電路BRB輸出控制信號CsRBA，檢查側橋接電路BCB則輸出控制信號CsCBA，比較電路2_4將控制信號CsRBA與CsCBA進行比較。承上述，由於所輸入的控制信號CsRAB與CsCAB、酬載信號PRB與PCB，皆未發生週期偏移，因此，只要沒有發生故障，不會檢出不一致情形。在BCLK時脈域，控制信號CsRBA作為未雙重化的控制信號CsBA而送出。在ACLK時脈域，藉由未雙重化的正反器3_BA來讀取控制信號CsBA，然後作為CsRBA與CsCBA而分別輸入本體側橋接電路BRA與檢查側橋接電路BCA。
如上述，ACLK時脈域中的本體側〔RA〕與檢查側〔CA〕、與BCLK時脈域中的本體側〔RB〕與檢查側〔CB〕，如上述，係各自在未發生時間點偏移的情況下而雙重化。不予以雙重化的電路，為正反器3_AB與3_BA、正反器4，以及組合電路5，與雙重化的電路的規模相較要小得太多，因此，將其等不予以雙重化，所導致之故障檢出率的降低，將極為有限。藉此，在非同步的時脈域，可在分別雙重化電路之間進行非同步傳送，而能兼顧高性能與高可靠性。
在以上的說明中，僅說明由ACLK時脈域朝BCLK時脈域的傳送，但反向的非同步傳送亦可採相同構成，可發揮相同的效果。
〈雙重CPU+雙重匯流排橋接器〉 圖5係包含雙重化的CPU與匯流排之資料處理裝置的構成例的方塊圖。資料處理裝置10包含本體側〔RA〕的CPU-RA(LRA_1)與匯流排-RA(BUS-RA)、檢查側〔CA〕的CPU-CA(LCA_1)與匯流排-CA(BUS-CA)、比較電路2_6、故障管理電路EML、及並未雙重化的其他邏輯電路7_5。其他邏輯電路7_5可舉例為記憶體或周邊電路模組等。來自邏輯電路7_5的輸入，通過匯流排-RA(BUS-RA)與匯流排-CA(BUS-CA)，平行地作為同一輸入資料而輸入至CPU-RA(LRA_1)與CPU-CA(LCA_1)。CPU-RA(LRA_1)與CPU-CA(LCA_1)係進行相同的處理，只要沒有發生故障等，會輸出相同的處理結果。比較電路2_6係將匯流排-RA(BUS-RA)的輸出與匯流排-CA(BUS-CA)的輸出進行比較，有不一致的情形時，視為在本體側〔RA〕與檢查側〔CA〕的任一方或雙方有發生故障，而通知至故障管理電路EML。故障管理電路EML則起動了預先即決定之對應於故障情況之處理，例如插入或重設等。圖5係表示整體在ACLK時脈域同步動作的資料處理裝置10。被同時輸入相同資料的雙重化的CPU與匯流排，係同時並列的進行相同處理，而被期待應該要同時輸出相同的處理結果。因此，比較電路2_6係頻繁的在各週期進行匯流排-RA(BUS-RA)的輸出與匯流排-CA(BUS-CA)的輸出的比較，因而亦能檢測出單次性的故障。再者，本體側〔RA〕與檢查側〔CA〕之動作構成，亦能有意的偏移既定之週期數而進行相同的處理，如同先前引用圖1所說明之方式。
由於係全部在ACLK時脈域動作，如上述，處理結果的比較的時間點的控制較為容易，藉由頻繁的在每個週期使比較電路2_6動作，而能經常性的監視有無故障。另一方面，為了使CPU與匯流排在相同時脈域同步動作，必須要配合性能較弱的一方的性能界限，因而侷限了整體之動作頻率。
圖6係實施形態1的一例，表示非同步動作的CPU與匯流排分別成為雙重化的資料處理裝置10之構成方塊圖。資料處理裝置10與圖5所示的資料處理裝置相同的，具備有本體側〔RA〕的CPU-RA(LRA_1)與匯流排-RA(BUS-RA)、檢查側〔CA〕的CPU-CA(LCA_1)與匯流排-CA(BUS-CA)、比較電路2_6、故障管理電路EML、以及例如記憶體或周邊電路模組等未雙重化的其他邏輯電路7_5。比較電路2_6將匯流排-RA(BUS-RA)的輸出與匯流排-CA(BUS-CA)的輸出進行比較，有不一致的情形時，視為在本體側〔RA〕及檢查側〔CA〕之任一方或雙方有發生故障，而通知至故障管理電路EML。本實施形態1之資料處理裝置10，係使本體側〔RA〕的CPU-RA(LRA_1)與檢查側〔CA〕的CPU-CA(LCA_1)在ACLK時脈域雙重化，使本體側〔RB〕之匯流排-RB(BUS-RB)與檢查側〔CB〕之匯流排-CB(BUS-CB)在BCLK時脈域雙重化，在ACLK時脈域及BCLK時脈域之界面具有非同步傳送電路1。
非同步傳送電路1的構成中包含：在ACLK時脈域雙重化的本體側橋接電路BRA與檢查側橋接電路BCA、在BCLK時脈域雙重化的本體側橋接電路BRB與檢查側橋接電路BCB、不予以雙重化的正反器3_AB與3_BA及正反器4、組合電路5、及比較電路2_3、2_4、及2_5。在ACLK時脈域中，本體側橋接電路BRA與本體側〔RA〕的CPU-RA(LRA_1)連接，檢查側橋接電路BCA與檢查側〔CA〕的CPU-CA(LCA_1)連接，成雙重化構造，以例如既定之匯流排通訊協定為準則，進行資料等之輸入輸出。在BCLK時脈域中，本體側橋接電路BRB與本體側〔RB〕之BUS-RB(LRB)連接，檢查側橋接電路BCB與檢查側〔CB〕之BUS-CB(LCB)連接，成雙重化構造，以例如既定之匯流排通訊協定為準則，進行資料等之輸入輸出。
在ACLK時脈域中，本體側橋接電路BRA輸出控制信號CsRAB與酬載信號PRA，檢查側橋接電路BCA則輸出控制信號CsCAB與酬載信號PCA，比較電路2_3將控制信號CsRAB與CsCAB進行比較，比較電路2_5將酬載信號PRA與PCA進行比較。由於是同一個時脈域，只要沒有發生故障，不會檢測出不一致情形。在ACLK時脈域，控制信號CsRAB作為未雙重化的控制信號CsAB而送出，酬載信號PRA作為未雙重化的酬載信號P而送出。
在BCLK時脈域中，係由未雙重化的正反器3_AB來讀取控制信號CsAB，藉由組合電路5所規定的時間點，由正反器4來讀取酬載信號P。在BCLK時脈域被讀取的控制信號CsAB與酬載信號P，作為CsRAB與PRB而被輸入至本體側橋接電路BRB，作為CsCAB與PCB而被輸入至檢查側橋接電路BCB，由於讀取電路並未被雙重化，故原理上不會發生週期偏移。
在BCLK時脈域中，本體側橋接電路BRB輸出控制信號CsRAB，檢查側橋接電路BCB則輸出控制信號CsCAB，比較電路2_4將控制信號CsRAB與CsCAB進行比較。如上述，由於所輸入的控制信號CsRAB與CsCAB、酬載信號PRB與PCB，皆未發生週期偏移，因此若沒有發生故障，不會檢測出不一致。在BCLK時脈域，控制信號CsRBA作為未雙重化的控制信號CsBA而被送出。在ACLK時脈域，藉由未雙重化的正反器3_BA來讀取控制信號CsBA，作為CsRBA與CsCBA而分別輸入至本體側橋接電路BRA與檢查側橋接電路BCA。
來自各比較電路2_3、2_4、2_5、及2_6之不一致之通知，匯聚在故障管理電路EML，當有接獲來自至少一處之不一致通知時，故障管理電路EML可適時採行對應於所檢測出之故障之處理，例如插入或重設等。
如上述，ACLK時脈域中之本體側〔RA〕CPU-RA(LRA_1)與檢查側〔CA〕CPU-CA(LCA_1)、及BCLK時脈域中之本體側〔RB〕BUS-RB〔LRB〕與檢查側〔CB〕BUS-CB〔LCB〕，分別如前述般的是在無時間點偏移的情況下予以雙重化。藉此，在具備雙重CPU+雙重匯流排橋接器之微處理器中，可兼顧高性能與高可靠性。
儘管並無特別侷限，資料處理裝置10係使用例如周知的CMOS(Complementary Metal-Oxide-Semiconductor field effect transistor：互補性金氧半導體場效電晶體)之LSI之製造技術，而形成於矽等單一半導體基板上。
藉此，所提供之單晶LSI，能以雙重CPU+雙重匯流排橋接器等之非同步的時脈域，在分別被雙重化的2組電路對之間進行非同步傳送，而能兼顧高性能與高可靠性。
〈保持一定時間差而進行的雙重化方式〉 如之前引用圖1所說明者，被雙重化的本體側〔RA〕〔RB〕與檢查側〔CA〕〔CB〕電路，亦即電路LRA與LCA、LRB與LCB、CPU-RA(LRA_1)與CPU-CA(LCA_1)、及BUS-RB(LRB)與BUS-CB(LCB)之動作，並非同時動作(亦即並非相同的時脈週期)，而經常是有意的偏移1~2個週期。
圖7係實施形態1之資料處理裝置10所包含的非同步傳送電路1的其他構成例之方塊圖。圖7僅示出非同步傳送電路1的構成例，可以將搭載於圖4、圖6所示的資料處理裝置10的非同步傳送電路1予以置換。非同步傳送電路1包含：在ACLK時脈域中雙重化的本體〔RA〕側橋接電路BRA與檢查〔CA〕側橋接電路BCA、在BCLK時脈域中雙重化的本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB、不予以雙重化的正反器3_AB與3_BA及4、組合電路5、及比較電路2_3、2_4、及2_5。其等之動作與構成，相同於圖4、圖6所示的非同步傳送電路1，故省略其說明。圖7所示的其他構成例的非同步傳送電路1，進一步具備延遲電路6_5~6_10。
在ACLK時脈域中，延遲電路6_5被插入於，由本體〔RA〕側橋接電路BRA所輸出的控制信號CsRAB，在加入既定週期之延遲後，輸入至比較電路2_3。延遲電路6_6被插入於，由BCLK時脈域所傳送且由正反器3_BA所接收的控制信號CsRBA，在加入既定週期數之延遲後，作為控制信號CsCBA而輸入至檢查〔CA〕側橋接電路BCA。延遲電路6_7係被插入於，從本體〔RA〕側橋接電路BRA所輸出的酬載信號PRA，在加入既定週期數之延遲後，輸入至比較電路2_5。
在BCLK時脈域中，延遲電路6_8係被插入於，從本體〔RB〕側橋接電路BRB所輸出的控制信號CsRBA，在加入既定週期數之延遲後，輸入至比較電路2_4。延遲電路6_9係被插入於，由ACLK時脈域所傳送且由正反器3_AB所接收的控制信號CsRAB，在加入既定週期數之延遲後，作為控制信號CsCAB而輸入至檢查〔CB〕側橋接電路BCB。延遲電路6_10係被插入於，由ACLK時脈域所傳送且由正反器4接收的酬載信號，在加入既定週期數之延遲後，作為酬載信號PCB而輸入至檢查〔CB〕側橋接電路BCB。
延遲電路6_5~6_7，各自可由1~數段之正反器所構成，使得在ACLK時脈域中之檢查〔CA〕側電路及橋接電路BCA的動作，相對於本體〔RA〕側電路及橋接電路BRA的動作，皆有1~數個時脈週期之延遲。延遲電路6_8~6_10，各自可由1~數段之正反器所構成，使得在BCLK時脈域中之檢查〔CB〕側電路及橋接電路BCB的動作，相對於本體〔RB〕側電路及橋接電路BRB的動作，皆有1~數個時脈週期的延遲。延遲電路6_5~6_7之延遲量(週期數)與延遲電路6_8~6_10之延遲量(週期數)，不必然需為一致。
藉此，即使在保持一定時間差(週期數)而進行相同的資料處理的雙重化方式，仍可適合的檢測出故障，而能提昇可靠性。由於本體〔RA〕側電路與檢查〔CB〕側電路的動作並非同時，即使有外來雜訊同時影響到本體〔RA〕側電路與檢查〔CB〕側電路，由於在該時點所實施之處理彼此相異，因此，即使因雜訊造成處理結果的錯誤，其錯誤之類別並不相同，而能更確實的檢測出故障。
〔實施形態2〕〈使酬載信號雙重化〉 實施形態1中，在非同步傳送電路1內之ACLK時脈域與BCLK時脈域之界面中，係不使控制信號CsAB與CsBA及酬載信號P構成雙重化，而能在非同步的時脈域中之分別雙重化的電路之間，進行非同步的傳送。本實施形態2中，在非同步傳送電路1內之ACLK時脈域與BCLK時脈域之界面，係使酬載信號P成為雙重化，以進一步提昇可靠性。
圖8係實施形態2之資料處理裝置10所包含的非同步傳送電路1的構成例之方塊圖。非同步傳送電路1中包含：在ACLK時脈域中雙重化的本體〔RA〕側橋接電路BRA與檢查〔CA〕側橋接電路BCA、在BCLK時脈域中雙重化的本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB、不予以雙重化的正反器3_AB與3_BA、及比較電路2_3與2_4。其等之構成與動作，係相同於圖4、圖6所示的非同步傳送電路1，故省略其說明。在圖8所示的實施形態2的非同步傳送電路1，正反器4_R與組合電路5_R、正反器4_C與組合電路5_C，分別被本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB所包含，而在BCLK時脈域中構成雙重化。藉正反器3_AB而被傳送至BCLK時脈域的控制信號CsAB，將相同數值原原本本的輸入至本體〔RB〕側橋接電路BRB之組合電路5_R，與檢查〔CB〕側橋接電路BCB之組合電路5_C。組合電路5_R與組合電路5_C在未故障的情況下係進行相同動作，使得以雙重化方式被傳送而來的酬載信號PR與PC，各被正反器4_R與4_C所讀取。酬載信號PR與PC係分別從ACLK時脈域中成為雙重化的本體〔RA〕側電路LRA與檢查〔CA〕側電路LCA，透過橋接電路BRA與橋接電路BCA而輸出，在未發生故障的情況下為相同數值，因此，各由正反器4_R與4_C所讀取的酬載信號，亦被期待為應具有相同數值。
如上述說明，本實施形態2中，在非同步傳送電路1內之ACLK時脈域與BCLK時脈域之界面中，係使酬載信號P雙重化而成為PR與PC，並且使其讀取電路所在之正反器4_R與4_C、組合電路5_R與5_C分別為雙重化，而能進一步提高可靠性。
〈保持一定時間差而進行的雙重化方式〉 圖9係實施形態2之資料處理裝置10所包含的非同步傳送電路1的其他構成例的方塊圖。非同步傳送電路1包含：在ACLK時脈域中雙重化的本體〔RA〕側橋接電路BRA與檢查〔CA〕側橋接電路BCA、在BCLK時脈域中雙重化的本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB、不予以雙重化的正反器3_AB與3_BA、及比較電路2_3與2_4。再者，正反器4_R與組合電路5_R、正反器4_C與組合電路5_C，分別被本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB所包含，而在BCLK時脈域中構成雙重化。其等之構成與動作，相同於圖8所示的非同步傳送電路1，故省略其說明。圖9所示的其他構成例的非同步傳送電路1，進一步具備延遲電路6_5、6_6、6_8、及6_9。
在ACLK時脈域中，延遲電路6_5被插入於，從本體〔RA〕側橋接電路BRA所輸出的控制信號CsRAB，在加上既定週期數之延遲後，輸入至比較電路2_3。延遲電路6_6係被插入於，從BCLK時脈域傳送且由正反器3_BA所接收的控制信號CsRBA，在加上既定週期數之延遲後，作為控制信號CsCBA而輸入至檢查〔CA〕側橋接電路BCA。
在BCLK時脈域中，延遲電路6_8被插入於，從本體〔RB〕側橋接電路BRB所輸出的控制信號CsRBA，在加入既定週期數之延遲後，輸入至比較電路2_4。延遲電路6_9係被插入於，從ACLK時脈域傳送且被正反器3_AB所接收的控制信號CsRAB，在加上該既定週期後之延遲後，作為控制信號CsCAB而輸入至檢查〔CB〕側橋接電路BCB。
延遲電路6_5~6_6，各自可由1~數段之正反器所構成，使得在ACLK時脈域中之檢查〔CA〕側電路及橋接電路BCA的動作，相對於本體〔RA〕側電路及橋接電路BRA的動作，皆有1~數個時脈週期之延遲。延遲電路6_8~6_9，各自可由1~數段之正反器所構成，使得在BCLK時脈域中之檢查〔CB〕側電路及橋接電路BCB的動作，相對於本體〔RB〕側電路及橋接電路BRB的動作，皆有1~數個時脈週期的延遲。延遲電路6_5~6_6之延遲量(週期數)與延遲電路6_8~6_9之延遲量(週期數)，不必然需為一致。
藉此，如本實施形態2所示，即使在酬載信號PR與PC構成雙重化的資料處理裝置10，同樣適用於保持一定時間差(週期數)以進行相同的資料處理的雙重化方式，而能提昇可靠性。
〔實施形態3〕〈使酬載信號與控制信號雙重化〉 在實施形態1中，於非同步傳送電路1內之ACLK時脈域與BCLK時脈域之界面，藉由不使控制信號CsAB與CsBA及酬載信號P構成雙重化，在非同步的時脈域中於分別雙重化的電路之間可進行非同步傳送。在實施形態2中，於非同步傳送電路1內之ACLK時脈域與BCLK時脈域之界面，藉由使酬載信號P成為雙重化，以提高可靠性。本實施形態3中，進一步使控制信號CsAB、CsBA亦成為雙重化，以進一步提高可靠性。
圖10係實施形態3之資料處理裝置10所包含的非同步傳送電路1的構成例的方塊圖。非同步傳送電路1包含：在ACLK時脈域中雙重化的本體〔RA〕側橋接電路BRA與檢查〔CA〕側橋接電路BCA、在BCLK時脈域中雙重化的本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB。其等之構成與動作，相同於圖4、圖6所示的非同步傳送電路1，故省略其說明。本實施形態3中，除了酬載信號，控制信號亦被雙重化，因此，本體〔RA〕側的酬載信號PR與控制信號CsRAB及CsRBA，連同檢查〔CA〕側的酬載信號PC與控制信號CsCAB及CsCBA成為雙重化。伴隨於此，在BCLK時脈域中，接收控制信號CsRAB與CsCAB之正反器3_RAB及3_CAB成為雙重化，用以接收酬載信號PR與PC之正反器4_R與4_C，及提供其讀取時間點之組合電路5_R及5_C，各自構成雙重化。非同步傳送電路1進一步具備比較電路2_7與2_8。
即使控制信號CsRAB與CsCAB是以相同時間點遷移的控制信號，其等由正反器3_RAB與3_CAB所接收的時間點，不必然是相同的時間點。此點則如[0004]「發明所欲解決的問題」中所述。此處，獨將正反器3_RAB所接收的本體側的控制信號CsRAB，供給至用以產生酬載信號PR與PR之接收時間點之組合電路5_R與5_C雙方；至於由正反器3_CAB所接收的檢查側的控制信號CsCAB，則僅用於與上述本體側信號的比較之用，並未供給至組合電路5_C。
正反器3_RAB所接收的本體側的控制信號CsRAB，與正反器3_CAB所接收的檢查側的控制信號CsCAB，經比較後有不一致的情形時，比較電路2_7會視為故障情況而通知至故障管理電路EML，但可容許有1個週期的偏移。原理上，1個週期的偏移，即使在未發生故障的情況下仍有發生可能，因此，係為了要避免對應於故障之處理，在嚴密比較時不算是發生故障的情況下，卻仍然有起動。
比較電路2_7有3個輸入，在由正反器3_RAB所接收的本體側的控制信號CsRAB的信號中，將輸入至組合電路5_R之節點N4-1-1，與輸入至組合電路5_C之節點N4-1-2，以及由正反器3_CAB所接收的檢查側的控制信號CsCAB的信號節點N4-2進行比較。節點N4-1-1與節點N4-2的比較，及節點N4-1-2與節點N4-2的比較，係在容許1個週期偏移的情況下進行一致／不一致的比較，節點N4-1-1與節點N4-1-2係在不容許週期偏移的情況下進行一致／不一致的比較，當有任何一個節點與其他節點相異時，視為不一致情況而檢出，且通知至故障管理電路EML(未圖示)。
由正反器3_RAB所接收的本體側的控制信號CsRAB，與正反器3_CAB所接收的檢查側的控制信號CsCAB，如上述般有可能發生1個週期的偏移。然而，由於僅使用本體側的控制信號CsRAB，來用於產生酬載信號PR與PC之讀取時間點，因此，若沒有發生故障，在該讀取時間點並不會發生週期偏移。又，以正反器3_CAB接收的檢查側的控制信號CsCAB，僅用於與本體側的比較，有可能會發生之1個週期的偏移，係由比較電路2_7所吸收，因而可避免錯誤的檢測成故障。
在ACLK時脈域中，由正反器3_RBA所接收的本體側的控制信號CsRBA，與正反器3_CBA所接收的檢查側的控制信號CsCBA，同樣的，亦有可能發生1個週期的偏移。然而，本體側橋接電路BRA與檢查側橋接電路BCA，均有輸入由正反器3_RBA所接收的本體側的控制信號CsRBA，因此，本體側橋接電路BRA與檢查側橋接電路BCA之動作，及其後段之本體側電路與檢查側電路之動作，只要沒有發生故障，不會發生週期偏移。又，由正反器3_CBA所接收的檢查側的控制信號CsCBA，係用於與本體側的比較，可能發生的1個週期的偏移，係由比較電路2_8所吸收，因此，可避免錯誤的檢測成故障。
藉此，在非同步傳送電路1中，酬載信號與控制信號均被雙重化，較實施形態2的情形，有更高的可靠性。
〈保持一定時間差而進行的雙重化方式〉 圖11係實施形態3之資料處理裝置10所包含的非同步傳送電路1的其他構成例之方塊圖。非同步傳送電路1包含：在ACLK時脈域中雙重化的本體〔RA〕側橋接電路BRA、檢查〔CA〕側橋接電路BCA、及正反器3_RBA與3_CBA；在BCLK時脈域中雙重化的本體〔RB〕側橋接電路BRB、檢查〔CB〕側橋接電路BCB、及正反器3_RAB與3_CAB，以及比較電路2_7與2_8。再者，正反器4_R與組合電路5_R、正反器4_C與組合電路5_C，分別被本體〔RB〕側橋接電路BRB與檢查〔CB〕側橋接電路BCB所包含，在BCLK時脈域成為雙重化。其等之構成與動作，相同於圖10所示的非同步傳送電路1，故省略其說明。在圖11所示的其他構成例的非同步傳送電路1，進一步具備延遲電路6_1_1、6_6_2、6_9_1、及6_9_2。
在ACLK時脈域中，檢查〔CA〕側電路LCA(未圖示)及橋接電路BCA，與本體〔RA〕側LRA(未圖示)及橋接電路BRA之間，在動作時保持1~複數個一定週期的時間差(偏移)，延遲電路6_6_1及6_6_2，係用來賦與該一定週期之延遲之延遲電路。在BCLK時脈域中，檢查〔CB〕側電路LCB(未圖示)及橋接電路BCB，與本體〔RB〕側LRB(未圖示)及橋接電路BRB之間，動作時保持1~複數個一定週期的時間差(偏移)，延遲電路6_9_1及6_9_2，係用來賦與該一定週期之延遲之延遲電路。
在ACLK時脈域中，延遲電路6_6_1與6_6_2被插入於，由BCLK時脈域傳送且由正反器3_RBA所接收的控制信號CsRBA，延遲電路6_6_1係加上一定週期數之延遲後輸入比較電路2_8，延遲電路6_6_2亦是加上該一定週期數之延遲後而輸入比較電路2_8，合併後輸入至橋接電路BCA。
在BCLK時脈域中，延遲電路6_9_1與6_9_2被插入於，由ACLK時脈域傳送且由正反器3_RAB所接收的控制信號CsRAB。延遲電路6_9_1係加上一定週期數之延遲後輸入比較電路2_7，延遲電路6_9_2亦是加上該一定週期數之延遲後而輸入比較電路2_7，合併後輸入至橋接電路BCB之組合電路5_C。
藉此，即使是在保持一定時間差(週期數)而進行相同的資料處理的雙重化方式，仍能適合的檢測出故障。
(實施形態4) 在實施形態1~3中，ACLK時脈域之電路與BCLK時脈域之電路雙方，係各作為雙重化的對象，相對於此，在本實施形態4，係將其中一方的電路假想成以其他手段來確保安全性，僅對於另一方實施雙重化。此處，用以確保安全性之其他手段可舉例為，以定期掃描等進行之電路故障測試。圖12與圖13所示的非同步傳送電路1，係由未雙重化的側朝雙重化的側進行酬載信號的非同步傳送，圖14所示的非同步傳送電路1，係相反的由雙重化的側朝未雙重化的側進行酬載信號的非同步傳送。再者，若將未雙重化的側置換成雙重化電路，即與實施形態1~3所揭示之電路具有相同的構成。
〈從其他電路朝雙重化電路的非同步傳送〉 圖12，表示實施形態4之資料處理裝置10的第1構成例之方塊圖。
資料處理裝置10的構成中包含：在ACLK時脈域動作的邏輯電路LA、在BCLK時脈域中雙重化的本體側〔RB〕電路LRB與檢查側〔CB〕電路LCB、及非同步傳送電路1。非同步傳送電路1具備有，與邏輯電路LA連接且在ACLK時脈域動作的橋接電路BA，以及在BCLK時脈域動作的橋接電路BB。橋接電路BB，具有未雙重化的正反器3_AB與比較電路2_4，且，具備有分別與本體側〔RB〕電路LRB及檢查側〔CB〕電路LCB連接而呈雙重化動作的橋接電路BRB與BCB。橋接電路BRB與BCB，分別具有用來接收酬載信號P之正反器4_R與4_C，以及用以產生對其等提供之讀取時間點之組合電路5_R與5_C。組合電路5_R與5_C係用以進行相同處理的雙重化電路。
在ACLK時脈域動作的邏輯電路LA，透過橋接電路BA而送出酬載信號P與控制信號CsAB；橋接電路BA具備正反器電路3_BA，用以接收從BCLK時脈域傳送的控制信號CsBA。
控制信號CsAB係由未雙重化的正反器3_AB在BCLK時脈域所接收，輸入至本體側〔RB〕橋接電路BRB，且平行地輸入至檢查側〔CB〕橋接電路BCB。由於是單一的信號，故即使分別輸入至橋接電路BRB與BCB，亦不會發生時間差(週期差)。只要沒有發生故障，組合電路5_R與5_C將同樣之讀取時間點提供至正反器4_R與4_C，未雙重化的酬載信號P由正反器4_R與4_C所接收。由於係在相同的讀取時間點來讀入未雙重化的酬載信號P，因此，由正反器4_R與4_C所接收的酬載信號，並未發生週期偏移。
由本體側〔RB〕橋接電路BRB所輸出的控制信號CsRBA、與檢查側〔CB〕橋接電路BCB所輸出的控制信號CsCBA，被輸入比較電路2_4以進行比較，有不一致的情形時，則通知故障管理電路EML(未圖示)。本體側〔RB〕的控制信號CsRBA，作為控制信號CsBA而被傳送至ACLK時脈域，輸入至橋接電路BA之正反器電路3_BA。
圖13係實施形態4之資料處理裝置10的第2構成例之方塊圖。
資料處理裝置10的構成中包含：在ACLK時脈域動作的邏輯電路LA、在BCLK時脈域中雙重化的本體側〔RB〕電路LRB與檢查側〔CB〕電路LCB、及非同步傳送電路1。非同步傳送電路1具備有，與邏輯電路LA連接且在ACLK時脈域動作的橋接電路BA、以及在BCLK時脈域動作的橋接電路BB。橋接電路BB具有未雙重化的正反器3_AB與4、及組合電路5與比較電路2_4，且，具備有分別與本體側〔RB〕電路LRB及檢查側〔CB〕電路LCB連接的雙重化動作的橋接電路BRB與BCB。
在ACLK時脈域動作的邏輯電路LA，透過橋接電路BA而送出酬載信號PC與控制信號CsAB，橋接電路BA具有正反器電路3_BA，用以接收從BCLK時脈域傳送的控制信號CsBA。控制信號CsAB由並未雙重化的正反器3_AB在BCLK時脈域所接收，輸入至組合電路5與本體側〔RB〕橋接電路BRB，且平行地輸入至檢查側〔CB〕橋接電路BCB。組合電路5對於正反器4提供酬載信號P之讀取時間點，由正反器4所接收的酬載信號P，作為酬載信號PRB與PCB而分別輸入至橋接電路BRB與BCB。由於原本就是未雙重化的單一信號，即使分別輸入至橋接電路BRB與BCB，原理上並不會發生時間差(週期差)。
由本體側〔RB〕橋接電路BRB所輸出的控制信號CsRBA，與檢查側〔CB〕橋接電路BCB所輸出的控制信號CsCBA，被輸入比較電路2_4以進行比較，當有不一致的情形時，則通知故障管理電路EML(未圖示)。本體側〔RB〕的控制信號CsRBA，作為控制信號CsBA而被傳送至ACLK時脈域，輸入至橋接電路BA之正反器電路3_BA。
如引用圖12與圖13所說明者，在雙重化電路與非同步動作的電路(不問其為雙重化與否)之間的非同步傳送當中，在由雙重化電路接收酬載信號的情形時，可提高非同步傳送電路之可靠性，整體而言可兼顧高性能與高可靠性。其原因在於，作為非同步傳送電路的一部分之本體側〔RB〕橋接電路BRB與檢查側〔CB〕橋接電路BCB已構成雙重化所致。
〈從其他電路朝雙重化電路的非同步傳送〉 圖14，係實施形態4之資料處理裝置10的第3構成例之方塊圖。
資料處理裝置10的構成中包含：在ACLK時脈域中雙重化的本體側〔RA〕電路LRA與檢查側〔CA〕電路LCA、在BCLK時脈域動作的邏輯電路LB、及非同步傳送電路1。非同步傳送電路1具備有，在ACLK時脈域動作的橋接電路BA，以及，與邏輯電路LB連接且在BCLK時脈域動作的橋接電路BB。橋接電路BA具備有，未雙重化的正反器3_BA與比較電路2_3及2_5，且，具備有分別與本體側〔RA〕電路LRA及檢查側〔CA〕電路LCA連接的雙重化動作的橋接電路BRA與BCA。橋接電路BRA與BCA分別輸出控制信號CsRAB與CsCAB，及酬載信號PRA與PCA，並有控制信號CsRBA與CsCBA之輸入。控制信號CsRAB與CsCAB被輸入比較電路2_3，酬載信號PRA與PCA被輸入比較電路2_5，當有一方或雙方的比較電路被檢測出不一致時，則通知故障管理電路EML(未圖示)。將控制信號CsRBA作為控制信號CsAB，且將酬載信號PRA作為酬載信號P，傳送至BCLK時脈域。
橋接電路BB的構成中，包含正反器3_AB與4及組合電路5。由ACLK時脈域所傳送的控制信號CsAB，由正反器3_AB所接收，供給至組合電路5。組合電路5對ACLK時脈域產生及送出CsBA，且，將酬載信號P之讀取時間點供給至正反器4。
由於酬載信號P所被傳送之BCLK時脈域並未雙重化，因此，原本就不會發生週期偏移的情況，且，送出酬載信號P之ACLK時脈域之橋接電路BRA與BCA成為雙重化，而能提高可靠性。
〈保持一定時間差而進行的雙重化方式〉 在引用圖12~圖14所說明之本實施形態4之資料處理裝置10，亦可採行與圖7、9、11相同的想法，而適當的插入延遲電路6，而能將其變更成，在保持一定時間差(週期數)的情況下，在雙重化的電路對當中進行相同的資料處理。
以上為本案發明者根據實施形態而提出之具體說明，然而，本發明並未侷限於此，在未脫離其要旨的範圍內，無庸贅言的，可進行各種變更。
例如，在非同步傳送電路中，可追加傳送方向或傳送時間點相異之其他酬載信號之傳送電路。本體側電路及所連接之橋接電路、檢查側電路與連接之橋接電路之資料段分割方式，為權宜的表示方式，可適切的進行變更。
本發明，可廣泛的適用於資料處理裝置，該種資料處理裝置，具備有著眼於功能安全起見的雙重化邏輯電路，以及位在與其進行非同步動作的其他邏輯電路之間的非同步傳送電路。
1‧‧‧非同步傳送電路 2_1～2_8‧‧‧比較電路 3_AB、3_BA、3_RAB、3_RBA、3_CAB、3_CBA‧‧‧正反器 4、4_R、4_C‧‧‧正反器 5、5_R、5_C‧‧‧組合電路 6_1～6_10‧‧‧延遲電路(用以將檢查側的動作偏移既定週期數之所定段數之正反器) 6_1_1、6_6_2、6_9_1、及6_9_2‧‧‧延遲電路 10‧‧‧資料處理裝置 ACLK、BCLK‧‧‧時脈 CA、CB‧‧‧檢查側 LA、LB、7_1～7_5‧‧‧邏輯電路 LR、LRA、LRB‧‧‧本體電路(R：Reference) LC、LCA、LCB‧‧‧檢查電路(C：Checker) BA、BB‧‧‧橋接電路 BRA、BRB‧‧‧本體側橋接(轉換)電路 BCA、BCB‧‧‧檢查側橋接(轉換)電路 P、PR、PC、PCA、PCB、PRA、PRB‧‧‧酬載信號 CsAB、CsBA、CsRAB、CsRBA、CsCAB、CsCBA‧‧‧非同步傳送控制信號 N4-1-1、N4-1-2、N4-1-3‧‧‧節點 EML‧‧‧故障管理電路(Error Management Logic) RA、RB‧‧‧本體側
圖1係包含有雙重化的電路對之資料處理裝置的構成例之方塊圖。 圖2係具備非同步傳送電路之資料處理裝置的構成例之方塊圖。 圖3係在分別雙重化的2組電路對之間，具有單純將圖2所示的非同步傳送電路予以雙重化的資料處理裝置的構成例(比較例)之方塊圖。 圖4係實施形態1之資料處理裝置的構成例之方塊圖。 圖5係包含有雙重化的CPU與匯流排之資料處理裝置的構成例之方塊圖。 圖6係實施形態1的一例，表示以非同步動作的CPU與匯流排分別被雙重化的資料處理裝置的構成例之方塊圖。 圖7係實施形態1之資料處理裝置所包含的非同步傳送電路的其他構成例之方塊圖。 圖8係實施形態2之資料處理裝置所包含的非同步傳送電路的構成例之方塊圖。 圖9係實施形態2之資料處理裝置所包含的非同步傳送電路的其他構成例之方塊圖。 圖10係實施形態3之資料處理裝置所包含的非同步傳送電路的構成例之方塊圖。 圖11係實施形態3之資料處理裝置所包含的非同步傳送電路的其他構成例之方塊圖。 圖12係實施形態4之資料處理裝置的第1構成例之方塊圖。 圖13係實施形態4之資料處理裝置的第2構成例之方塊圖。 圖14係實施形態4之資料處理裝置的第3構成例之方塊圖。
1‧‧‧非同步傳送電路
2_3~2_5‧‧‧比較電路
3_AB、3_BA‧‧‧正反器
4‧‧‧正反器
5‧‧‧組合電路
10‧‧‧資料處理裝置
ACLK、BCLK‧‧‧時脈
CA、CB‧‧‧檢查側
LRA、LRB‧‧‧本體電路(R：Reference)
LCA、LCB‧‧‧檢查電路(C：Checker)
BRA、BRB‧‧‧本體側橋接(轉換)電路
BCA、BCB‧‧‧檢查側橋接(轉換)電路
P、PCA、PCB、PRA、PRB‧‧‧酬載信號
CsAB、CsBA、CsRAB、CsRBA、CsCAB、CsCBA‧‧‧非同步傳送控制信號
RA、RB‧‧‧本體側

Claims (20)

  1. 一種資料處理裝置，其具備：在第1時脈域中雙重化的第1本體電路與第1檢查電路；在與該第1時脈域非同步的第2時脈域中雙重化的第2本體電路與第2檢查電路；以及，用以在該第1時脈域與該第2時脈域之間傳送酬載信號的非同步傳送電路； 該非同步傳送電路，具備有分別與該第1本體電路及該第1檢查電路連接且在該第1時脈域中雙重化的第1本體側橋接電路與第1檢查側橋接電路；以及，分別與該第2本體電路及該第2檢查電路連接且在該第2時脈域中雙重化的第2本體側橋接電路與第2檢查側橋接電路； 其具備有控制信號，該控制信號係由該酬載信號傳送側之第1或第2本體側橋接電路所產生，用以表示該酬載信號在接收側穩定的時間點；係將該控制信號與相對應的第1或第2檢查側橋接電路所產生的檢查用控制信號進行比較，當有不一致的情形時，視為故障而檢出。
  2. 如申請專利範圍第1項之資料處理裝置，其中，該第1本體電路與該第1檢查電路，係在該第1時脈域以0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理； 該第2本體電路與該第2檢查電路，係在該第2時脈域以0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理； 該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出； 該控制信號與相對應的該檢查用控制信號的比較，在該第1時脈域進行時係以該第1週期數的時間差來進行，在該第2時脈域進行時係以該第2週期數的時間差來進行。
  3. 如申請專利範圍第1項之資料處理裝置，其中，該第1本體側橋接電路，係朝該第2本體側橋接電路傳送該酬載信號與該控制信號； 該第1檢查側橋接電路，係產生檢查用酬載信號與該檢查用控制信號，將該檢查用酬載信號朝該第2檢查側橋接電路傳送； 該非同步傳送電路，係在該第1時脈域進行該控制信號與該檢查用控制信號的該比較，當有不一致情形時，作為故障情況而檢出； 該非同步傳送電路，將該控制信號朝該第2時脈域傳送； 根據被傳送至該第2時脈域的該控制信號，由該第2本體側橋接電路接收該酬載信號，由該第2檢查側橋接電路接收該檢查用酬載信號，該非同步傳送電路將分別接收的該酬載信號與該檢查用酬載信號進行比較，當有不一致情形時，視為故障情況而檢出。
  4. 如申請專利範圍第3項之資料處理裝置，其中，該第1本體電路與該第1檢查電路，係在該第1時脈域以0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理； 該第2本體電路與該第2檢查電路，係在該第2時脈域以0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理； 該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出； 該控制信號與相對應的該檢查用控制信號的比較，在該第1時脈域係以該第1週期數的時間差來進行； 該酬載信號與該檢查用酬載信號的比較，在該第2時脈域係以該第2週期數的時間差來進行。
  5. 如申請專利範圍第1項之資料處理裝置，其中，該第1本體側橋接電路，朝該第2本體側橋接電路傳送該酬載信號與該控制信號； 該第1檢查側橋接電路，產生檢查用酬載信號與該檢查用控制信號，將該檢查用酬載信號與該檢查用控制信號傳送至該第2檢查側橋接電路； 該非同步傳送電路，在該第2時脈域進行「該控制信號與該檢查用控制信號間容許有1個週期之偏離」的比較，有不一致情形時，視為故障情況而檢出； 根據傳送至該第2時脈域的該控制信號，該第2本體側橋接電路接收該酬載信號，該第2檢查側橋接電路接收該檢查用酬載信號；該非同步傳送電路將分別接收的該酬載信號與該檢查用酬載信號進行比較，有不一致情形時，視為故障情況而檢出。
  6. 如申請專利範圍第5項之資料處理裝置，其中，該第1本體電路與該第1檢查電路，係以在該第1時脈域中0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理； 該第2本體電路與該第2檢查電路，係以在該第2時脈域中0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理； 該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出； 該控制信號與相對應的該檢查用控制信號的比較，係以在該第2時脈域對該第2週期數提供+1週期 / -1週期的裕度後的時間差來進行，若在包含該裕度的時間差以內彼此呈現一致，則視為一致的情況，在該裕度範圍內呈現不一致的情形，視為故障情況而檢出； 該酬載信號與該檢查用酬載信號的比較，係在該第2時脈域以該第2週期數的時間差來進行。
  7. 如申請專利範圍第5項之資料處理裝置，其中，該第2本體側橋接電路，具有可接收該酬載信號之第2本體側正反器； 該第2檢查側橋接電路，具有可接收該檢查用酬載信號之第2檢查側正反器； 該非同步傳送電路係進行以下3信號間的比較，亦即：根據該控制信號而朝該第2本體側正反器提供該酬載信號之取入時間點的信號；根據該控制信號而朝該第2檢查側正反器提供該檢查用酬載信號之取入時間點的信號；以及該檢查用控制信號；當至少有一個信號與其他信號不一致時，視為故障情況而檢出。
  8. 如申請專利範圍第7項之資料處理裝置，其中，該第1本體電路與該第1檢查電路，係以在該第1時脈域中0週期以上的第1週期數的時間差，分別進行彼此相同的資料處理； 該第2本體電路與該第2檢查電路，係以在該第2時脈域中0週期以上的第2週期數的時間差，分別進行彼此相同的資料處理； 該非同步傳送電路，在該第1時脈域中以該第1週期數的時間差，將來自該第1本體電路的輸出與來自該第1檢查電路的輸出進行比較，當有不一致的情形時，作為故障情況而檢出； 根據該控制信號而對該第2本體側正反器提供該酬載信號之取入時間點的信號，與相對應的檢查用控制信號的比較，係在該第2時脈域以對於該第2週期數提供+1週期 / -1週期的裕度後的時間差來進行，在包含該裕度的時間差以內彼此呈現一致時，則視為一致情況，在該裕度範圍內為不一致時，則視為故障情況而檢出； 根據該控制信號而對該第2檢查側正反器提供該檢查用酬載信號之讀取時間點的信號，與相對應的該檢查用控制信號的比較，係在該第2時脈域進行，在+1週期 / -1週期的時間差範圍內彼此呈現一致時，則視為一致情況，在+1週期 / -1週期的時間差範圍內為不一致時，則視為故障情況而檢出； 該酬載信號與該檢查用酬載信號的比較，係在該第2時脈域以該第2週期數的時間差來進行。
  9. 如申請專利範圍第1項之資料處理裝置，其中，進一步具備有用以通知檢測出故障之故障管理電路。
  10. 如申請專利範圍第1項之資料處理裝置，其中，該第1本體電路與該第1檢查電路，分別為可執行同一程式之相同電路構成的CPU； 該第2本體電路與該第2檢查電路，分別為以相同電路構成的匯流排橋接器。
  11. 如申請專利範圍第1項之資料處理裝置，其係形成於單一的半導體基板上。
  12. 一種資料處理裝置，其具備：與第1時脈同步動作且成雙重化而分別進行相同處理之第1本體電路與第1檢查電路；同步於與該第1時脈非同步的第2時脈而動作的第2電路；以及，用以在該第1本體電路及該第1檢查電路與該第2電路之間進行酬載信號的非同步傳送的非同步傳送電路； 該非同步傳送電路具備有，與該第1時脈同步動作且連接於該第1本體電路及該第1檢查電路之第1橋接電路，以及，與該第2時脈同步動作且連接於該第2電路之第2橋接電路；該第1橋接電路與該第2橋接電路，係以該酬載信號，以及用以表示該酬載信號在接收側穩定的時間點的非同步傳送控制信號，而彼此連接； 該第1橋接電路具備： 第1本體側轉換電路，可將與該第1本體電路之間的輸出入信號，轉換成第1本體側酬載信號及第1本體側非同步傳送控制信號； 第1檢查側轉換電路，可將與該第1檢查電路之間的輸出入信號，轉換成第1檢查側酬載信號及第1檢查側非同步傳送控制信號；及 第1比較電路，用以將該第1本體側非同步傳送控制信號中傳送至該第2橋接電路的輸出信號，與該第1檢查側非同步傳送控制信號中相對應的輸出信號進行比較，以檢測出不一致情況； 該第1橋接電路，將該第1本體側非同步傳送控制信號中的輸出信號，作為該非同步傳送控制信號中的輸出信號，傳送至該第2橋接電路。 該第2橋接電路，係以從該第1橋接電路接收的該非同步傳送控制信號中的輸入信號所顯示的時間點，接收該酬載信號，供給至該第2電路。
  13. 一種資料處理裝置，具備：同步於第1時脈而動作的構成雙重化且分別進行彼此相同的處理之第1本體電路與第1檢查電路；同步於與該第1時脈非同步的第2時脈而動作的第2電路；及，用以在該第1本體電路及該第1檢查電路與該第2電路之間進行酬載信號的非同步傳送的非同步傳送電路； 該非同步傳送電路具備有，同步於該第1時脈而動作且連接於該第1本體電路及該第1檢查電路之第1橋接電路，以及同步於該第2時脈而動作且連接於該第2電路之第2橋接電路；該第1橋接電路與該第2橋接電路，係以該酬載信號，以及用以表示該酬載信號在接收側穩定的時間點的非同步傳送控制信號，而彼此連接； 該第1橋接電路，具備： 第1本體側轉換電路，用以將與該第1本體電路之間的輸出入信號，轉換成第1本體側酬載信號及第1本體側非同步傳送控制信號； 第1檢查側轉換電路，用以將與該第1檢查電路之間的輸出入信號，轉換成第1檢查側酬載信號及第1檢查側非同步傳送控制信號；以及 第2比較電路，用以將該第1本體側非同步傳送控制信號中傳送至該第2橋接電路的輸出信號，與該第1檢查側非同步傳送控制信號中相對應的輸出信號進行比較，以檢測出不一致情形； 該第1橋接電路，係以從該第2橋接電路傳送之該非同步傳送控制信號中的輸入信號所顯示的時間點，來接收該酬載信號，且分別透過該第1本體側轉換電路傳送至該第1本體電路，透過該第1檢查側轉換電路傳送至該第1檢查電路。
  14. 如申請專利範圍第12項之資料處理裝置，其中該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路與第2檢查電路； 該第2橋接電路，具備有：第2本體側轉換電路，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號及第2本體側非同步傳送控制信號；及第2檢查側轉換電路，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號及第2檢查側非同步傳送控制信號； 該第2橋接電路，係以從該第1橋接電路接收的該非同步傳送控制信號中的輸入信號所顯示的時間點，接收該酬載信號，且分別透過該第2本體側轉換電路傳送至該第2本體電路，透過該第2檢查側轉換電路傳送至該第2檢查電路。
  15. 如申請專利範圍第12項之資料處理裝置，其中該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路與第2檢查電路； 該第2橋接電路，具備有：第2本體側轉換電路，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號及第2本體側非同步傳送控制信號；及第2檢查側轉換電路，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號及第2檢查側非同步傳送控制信號； 該第1橋接電路，除傳送該酬載信號外，亦傳送檢查用酬載信號； 該第2橋接電路中，該第2本體側轉換電路，係以接收自該第1橋接電路之該非同步傳送控制信號中的輸入信號所顯示的時間點，來接收該酬載信號；該第2檢查側轉換電路，亦是以接收自該第1橋接電路之該非同步傳送控制信號中的輸入信號所顯示的時間點，來接收該酬載信號。
  16. 如申請專利範圍第12項之資料處理裝置，其中該第2電路，包含與該第2時脈同步動作的構成雙重化且分別進行彼此相同的處理之第2本體電路與第2檢查電路； 該第2橋接電路，具備有：第2本體側轉換電路，用以將與該第2本體電路之間的輸出入信號，轉換成第2本體側酬載信號及第2本體側非同步傳送控制信號；及第2檢查側轉換電路，用以將與該第2檢查電路之間的輸出入信號，轉換成第2檢查側酬載信號及第2檢查側非同步傳送控制信號； 該第1橋接電路，將該第1本體側非同步傳送控制信號中的輸出信號，作為該非同步傳送控制信號中的輸出信號而傳送至該第2橋接電路；將該第1本體側酬載信號，作為該酬載信號而傳送至該第2橋接電路；將該第1檢查側非同步傳送控制信號中的輸出信號，作為該檢查用非同步傳送控制信號而傳送至該第2橋接電路；將該第2檢查側酬載信號，作為檢查用酬載信號而傳送至該第2橋接電路； 該第2橋接電路，係以該非同步傳送控制信號中的輸入信號所顯示的時間點，接收該酬載信號，作為該第2本體側酬載信號而供給至該第2本體側轉換電路，且接收該檢查用酬載信號，作為該第2檢查側酬載信號而供給至該第2檢查側轉換電路； 該第2橋接電路具備第3比較電路，用以將該非同步傳送控制信號中的輸入信號，與該檢查用非同步傳送控制信號中的輸入信號進行比較。
  17. 如申請專利範圍第16項之資料處理裝置，其中該第3比較電路，係將該非同步傳送控制信號中的輸入信號所供給至該第1本體側轉換電路之節點的信號，與供給至第2檢查側轉換電路之節點的信號，與該檢查用非同步傳送控制信號中的輸入信號進行比較，以檢測出是否有至少1個信號與其他信號不一致的情形。
  18. 如申請專利範圍第12項之資料處理裝置，其中該第1本體電路與該第1檢查電路，係保持該第1時脈中之0週期以上的既定的週期數之差，來進行相同的該處理。
  19. 如申請專利範圍第12項之資料處理裝置，其中進一步具備故障管理電路，當上述所有比較電路中之任一者有發生不一致的情形時，用以發出通知。
  20. 如申請專利範圍第12項之資料處理裝置，其係形成於單一的半導體基板上。
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