JPH0296858A - バス異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 共通バスを使用するマイクロコンピュータ等の装置にお
ける自己診断を行うためのバス異常検出方式に関し、 確実に監視ができるだけでなく、パリティチェックで検
出できないバス異常の検出を高速に行うことができるバ
ス異常検出方式を提供することを目的とし、 マイクロプロセッサと、入出力部又は記憶部の間のデー
タの転送を複数ビ・ノドからなるバスを使用して行うシ
ステムにおいて、バスの両端に第１及び第２のバスチェ
ック回路を設け、第１のバスチェック回路より、バスの
使用を要求する信号をマイクロプロセッサに対して出力
し、バスを専用した際にバスを介して第１のバスチェッ
ク回路と第２のバスチェック回路との間でバスのチェッ
クのための信号の送受をピント単位で行い、バスの異常
の発生時に第１のバスチェック回路より所定の信号を出
力し、バスの異常を検出するように構成する。

〔産業上の利用分野〕

本発明は、共通バスを使用するマイクロコンピュータ（
以下マイコンと称する）等の装置における自己診断を行
うためのバス異常検出方式の改良に関するものである。

この際、確実に監視ができるだけでなく、パリティチェ
ックで検出できないバス異常の検出を高速に行うことが
できるバス異常検出方式が要望されている。

〔従来の技術〕

第４図は一例のマイクロコンピュータの構成を示す図で
ある。

近年ＣＰＵ処理の高速化にともない、データの信頼性等
のＲＡＳ　＠能の構築強化が要求されている。

このため、ハードウェア／ソフトウェアにおいて自己診
断が必須となり、特にシステムの中枢であるバスの異常
検出が必要となっている。

従来はパリティチェック、又は第４図に示すＣＰＵ】に
おいてメモリ２からデータの読み出し／書き込みを行い
、両者のデータの照合をソフトウェアにより行いバスの
異常監視を行っていた。

〔発明が解決しようとする課題〕 しかしながら上述の検出方法は間接的な検出方法であり
、直接パスラインのチェックを行っているものではない
。

例えば偶数ビットデータバスの異常（例えば“０”にな
るべき２個のビットが“１″になる等）の時は、パリテ
ィによる検出はできない。又、ソフトウェアによるデー
タ照合についても、処理効率から考えると常に行えるわ
けではなく、かつアドレスバスの異常は検出できないと
いう問題点があった。

したがって本発明の目的は、確実に監視ができるだけで
なく、パリティチェックで検出できないバス異常の検出
を高速に行うことができるバス異常検出方式を提供する
ことにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決さる。

即ち第１図において、マイクロプロセッサ１００と、入
出力部又は記憶部の間のデータの転送を複数ピントから
なるバスを使用して行うシステムにおいて、２１０及び
３５０はバスの両端に設けられた第１及び第２のバスチ
ェック回路である。

そして第１のバスチェック回路２１０よりバスの使用を
要求する信号をマイクロプロセッサに対して出力し、バ
スを専用した際にバスを介して第１のバスチェック回路
２１０と第２のバスチェック回路３５０との間でバスの
チェックのための信号の送受をビット単位で行行う。

そしてバスの異常の発生時に、第１のバスチェック回路
２１０より所定の信号を出力しバスの異常を検出するよ
うに構成する。

〔作　用〕

第１図において、第１のバスチェック回路２１０からマ
イクロプロセッサ１００に対してバスの使用を要求する
信号を出力し、マイクロプロセッサ１００からバスの使
用許可の信号を受信する。

すると第２のバスチェック回路３５０との間でバスのチ
ェックのためのビット単位の信号の送受を開始する。

第２のバスチェック回路３５０でも、第１のバスチェッ
ク回８２１０と呼応してバスのチェックのためのビア）
単位の信号の送受を行う。

そしてバスの異常を検出した時には、第１のバスチェッ
ク回路２１０からマイクロプロセッサｌｏ。

に対して所定の信号を出力する。

この結果、ビット単位で行っているため確実にバスの状
態監視ができるだけでなく、パリティチェックで検出で
きないバス異常の検出を高速に行うことができる。

〔実施例〕

第２図は本発明の実施例の回路構成を示すブロック図で
ある。

第３図は実施例の動作を説明するタイムチャートである
。

企図を通じて同一符号は同一対象物を示す。

第２図において、マスク側のバスチェック回路２１のタ
イマ１１は、周期的にｃｐｕｉｏに対してパス使用要求
信号（ＩＩＬＤＲＥＱ）を出力する（第３図（ａ）に示
すタイムチャートの■）。

次にｃｐｕｉｏよりパス使用許可信号（ＩＩＬＤＡＫ）
が出力されると（第３図（ａ）の■）、パスタロック（
ＢＣＬＫ）の“■“レベルへの立ち上がり部分に同期し
てカウンタ１７が０よりスタートする（第３図（ａ）の
■）。

同じタイミングで“Ｈ”　　レベルの１化ＤＡＭとＢＣ
ＬＫがＡＮＤ回路１２に加えられて、“１１″レベルの
信号を出力する。上記ＡＮＤ回路１２の“Ｈ′　レベル
出力がフリツブフロップ（以下ＦＦと称する）　１３−
１のＣ入力端子に加えられると、Ｑ出力端子から“Ｈ”
レベル信号を出力し、同じタイミングでオンとなるゲー
ト１５−１を介してデータバスのＬＳＢ　（Ｄｏ）上に
１１”　レベル信号が出力される（第３図（ａ）の■）
。

スレーブ側のバスチェック回路３５では、上記“Ｈ″レ
ベル信号ＡＩＪＤ回路３２−１の一方の入力端子に加え
られ、他方の入力端子にはＢ　ＣＬ　Ｋをインバータ３
３により反転した立ち下がりのタイミング信号が加えら
れる。その結果、ＡＮＤ回路３２−１からはＨ”レベル
の信号が出力され、ＦＦ３４−１のＣ入力端子に加えら
れる。そしてＱ出力端子から“１１″レベル信号を出力
する。

上記“ｌ（”レベル信号がＦＦ３４−２のＤ入力端子に
加えられ、ＦＦ３４−２のＣ入力端子に加えられたＢＣ
ＬＫの次の立ち上がり部分のタイミングによりＦＦ３４
−２のＱ出力端子から“Ｈ”レベル信号が出力される。

上記“Ｈ“レベル信号出力が同じタイミングでオンとな
るゲート３１−１を介して、データバスの［）１　（第
３図（ａｌの■）上に出力される、 このようにマスク側とスレーブ側のバスチェック回路間
でＬＳＢ　（Ｄｏ）より順次データの受は渡し操作を行
う。そしてパスが正常であれば、最後のＭＳＢ　（０１
５）上の”ＩＩ”レベル■とＢＣＬＫをインバータ１６
により反転したタイミング信号をＡ　Ｎ　Ｄ回路１４−
８に加えて得られる“１１”レベル信号がＦＦ１．３−
１６のＣ入力端子に加えられ、Ｑ出力端子から“（（”
レベル信号が出力される（第３図（ａｌの［相］）。

上記ＦＦ１３−１６の“（（”レベル出力を排他的論理
和回路（以下ＥＸＣ，ＯＲ回路と称する）１９の一方の
入力端子に加える。一方、カウンタ１７はカウントを開
始してから１６個目で“Ｌ″レベル信号出力し、インバ
ータ１８を介して“Ｈ”　レベルに反転された信号（第
３図（ａ）の■）をＥＸＣ，ＯＲ回路１９の他方の入力
端子に加える。

ＥＸＣ，ＯＲ回路１９は２つの入力が共に”＋１”又は
“ルベルの時は“ルベル信号を出力する性質を有するた
め、今の場合“ビレベル信号を出力する。

ｈ＋１ｅＥＸｃ、ＯＲ回路１９のＬ”レベル出力をＦＦ
２０のＤ入力端子に加え、Ｃ入力端子にＢＣＬＫを加え
ることによりＦＦ２０のＱ出力端子からは“Ｌ”レベル
信号を出力し、エラーなしの終了をｃｐｕｉｏに通知し
正常終了となる。

次に異常時の場合について説明する。

例えば第３図（ｂｌにパターン■で示すようにデータバ
スのＤ２ビットが常に“し”レベルの時、第２図に示す
スレーブ側のバスチェック回路３５内のＡＮＤ回路３２
−２の出力は“Ｌ”　レベルとなり、Ｄ３以降に“■″
レベル信号転送されない。その結果、ＦＦ１３−１６の
Ｑ出力も“Ｌｎレヘルとなり、ＥＸＣ，ＯＲ回路１９の
一方に入力される。一方、カウンタ１７の出力はカウン
トを開始してから１６個目で“Ｌ”レベルとなるが、イ
ンバータ１８を介して“］Ｉ″　　レベルとなり、ＥＸ
Ｃ，ＯＲ回路１９の他方に入力される。

２つの入力の一方力＜　Ｉｔ　Ｌ　＃　レベルで他方が
］（”レベルの時“）げレベルを出力するというＥＸＣ
，０１？回路１９の性質から、今の場合“Ｈ”レベル信
号を出力する。

この結果、ＦＦ２０のＱ出力端子からも“ＩＩ”レベル
信号が出力され、ｃｐｕｔｏに対しエラーの発生を示す
信号が転送される（第３図（ｂｌの■、＠）。

又、第３図（Ｃ１にパターン■で示すように例えば０１
３ビツトが常に“Ｈルーベルであった場合には、検出開
始より３クロツク目でマスク側のバスチェック回路２１
内のＦＦ１３−１．６のＱ出力端子からは“Ｈ”レベル
信号が出力され、ＥＸＣ，ＯＲ回路１９の一方の入刃端
子に加えられる。

一方、カウンタ１７はカウント開始から１６個目のクロ
ックで“Ｌ″レベル信号出力するが、３クロツク目では
Ｈ″　　レベルであり、このカウンタ１７の出力がイン
バータ１８を介して“Ｌ”　レベルに反転された信号が
、ＥＸＣ，ＯＲ回路１９の他方の入力端子に加えられる
。前述したようにＥＸＣ，ＯＲ回路１９の性質から、今
の場合“Ｈ”レベル信号を出力しく第３図（Ｃ）の［相
］、０）　、ＦＦ２０のＱ出力端子からも１（”レベル
信号を出力しく第３図（Ｃ１の０）、異常として検出さ
れる。

尚、本実施例ではデータバスを例に記述しているが、ア
ドレスバスに対しても同様にして異常検出を行うことが
できる。

〔発明の効果〕

以上説明したように本発明によれば、従来の検出方式よ
りも確実に監視ができるだけでなく、パリティチェック
で検出できないバス異常の検出を行うことができる。

又、−時的にバスを専有してしまうが、最大でも１６ク
ロソク分でありバス異常の検出を高速に行うことができ
る。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路構成を示すブロック図、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のマイコンの構成を示すブロック図である
。 図において ２１０は第１のバスチェック回路、 ３５０は第２のバスチェック回路 を示す。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１００）と、入出力部又は記憶部
   の間のデータの転送を複数ビットからなるバスを使用し
   て行うシステムにおいて、 該バスの両端に第１及び第２のバスチェック回路（２１
   ０及び３５０）を設け、該第１のバスチェック回路より
   、該バスの使用を要求する信号を該マイクロプロセッサ
   に対して出力し、該バスを専用した際に該バスを介して
   該第１のバスチェック回路と該第２のバスチェック回路
   との間で該バスのチェックのための信号の送受をビット
   単位で行い、該バスの異常の発生時に該第１のバスチェ
   ック回路より所定の信号を出力し、該バスの異常を検出
   するようにしたことを特徴とするバス異常検出方式。