JPH0471038A

JPH0471038A - 電子計算機の二重化方式

Info

Publication number: JPH0471038A
Application number: JP2182615A
Authority: JP
Inventors: Chikayoshi Takahashi; 高橋　力良
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-12
Filing date: 1990-07-12
Publication date: 1992-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、フォールトトレラント・コンピュータシステ
ムを構築する際に、ＣＰＵを中心とする構成要素を二重
化することによりシステムの信頼性及び可用性を向上さ
せる電子計算機の二重化方式に関する。

（従来の技術）一般に、フォールトトレラント・コンピュータシステム
を完全なハードウェア構成により実現するには、ＣＰＵ
を中心とする構成機器の内部を二重化することが行なわ
れる。

このシスチムニ重化の一例としては、システムを構成す
る各モジュールをそれぞれ２台用いると共に、この二重
化された各モジュール間を結合するパスラインを二重化
したものが実用されているが、最近では、ＣＰＵを始め
、各主要モジュールの内部回路までも二重化して、その
二・重化回路間の処理結果を比較することが行なわれて
いる。

第３図は従来の二重化方式によるフォールトトレラント
・コンピュータシステムの構成を示すもので、ＣＰＵ１
１を始めメモリ１２．磁気ディスク制御装置１３及び磁
気ディスク装置１４１通信制御装置１５からなる１組の
コンピュータシステムがそのまま二重化され、そのそれ
ぞれが二重化されたパスラインにより結合されている。

そして、各ＣＰＵＩＩ、１１の内部には、さらに２つの
ＡＣＰ　（演算制御モジュール）１６ａ、１６ｂが設け
られると共に、メモリ１２．磁気ディスク制御装置１３
９通信制御装置１５の各内部回路も二重化されている。

この場合、上記パスラインの二重化に伴い、各モジュー
ルにおるバスへの出力は２系統、また、バスから各モジ
ュールへの入力も２系統あることになる。

このフォールトトレラントΦコンピュータシステムにお
いて、通常、各モジュールにおける処理結果の比較は、
そのそれぞれのモジュールの最終出力段において実施さ
れるので、当該モジュールで発生するエラーは略確実に
検出することができる。

すなわち、例えばＣＰＵＩＩと磁気ディスク制御装置１
３との間のデータ転送を想定した場合に、ＣＰＵＩＩが
磁気ディスク装置１４からデータの読出しを行なうとき
は、磁気ディスク制御装置１３はバスに対して出力の動
作モードにある。このとき、磁気ディスク制御装置１３
における処理結果はバスへの出力直前に比較され、２系
統のデータが一致することを確認した後に両方のバスに
対して出力される。

また、ＣＰＵＩＩが磁気ディスク装置１４に対してデー
タの書込みを行なうときは、ＣＰＵＩＩはバスに出力を
行なう最終段で各ＡＣＰ１６ａ。

１６ｂからのデータ比較を行ないそのエラーチエツクを
実施する。この場合、ＣＰＵＩＩにおいてデータエラー
が検出されなければ、磁気ディスク制御装置１３の入力
段に伝送されたデータには、バス上におけるノイズ等の
要因以外にエラーが発生することは殆どない。したがっ
て、ＣＰＵ１１から２本のバスを介して伝送されたデー
タを、磁気ディスク制御装置１３の入力段における比較
はせずに、該磁気ディスク制御装置１３から次段のモジ
ュール、つまり、磁気ディスク装置１４への出力段で上
記二重化データの比較が行なわれる。

この場合、１度の比較処理で、バスから磁気ディスク制
御装置１３へのデータ入力に伴うエラー及び磁気ディス
ク装置１３内でのデータ処理に伴うエラーを検出するこ
とができる。

ここで、パスライン上でのエラー発生要因１こついて説
明する。

例えば、出力モードにあるモジュールは、ノくスに出力
するデータに関してエラーチエ・ツクを実施している。

したがって、本来なら、／＜ス上書こ誤ったデータが出
力されることはない。しかし、この出力モードにあるモ
ジュールのノくスに直接接続されているゲートの故障や
、バス上の信号のクロストークノイズ等に起因するエラ
ーの場合には、該出力モジュールにおけるエラー検出に
掛からず、入力モジュール側の処理結果比較段階で検出
されることになる。

このような、バス上でのデータエラーは、二重化したモ
ジュールの両方でエラーを発生させてしまう致命傷であ
る。

すなわち、２本あるバスの両方でデータエラーが発生し
た場合には、各システムモジュールが２台あろうと、各
モジュール内部が完全に二重化してあろうとも、何れの
モジュールに入力されるデ−タにも誤りが生じ、その処
理結果が異常になってこのコンピュータシステムはエラ
ーになる。

また、２本あるバスのうち一方のバスのみでデータエラ
ーが発生した場合には、入力モジュールにおいて、その
内部で二重化しである回路のうち一方の回路が誤ったデ
ータを用いて処理を行なうため、該二重化内部回路の処
理結果に相違が生じる。したがって、両方の入力モジュ
ールともその出力段での比較結果は異常になり、このコ
ンピュータシステムはエラーになる。

近年、電子計算機における処理性能の向上は著しく、シ
ステム動作の基本クロックはより高周波になり、使用す
る素子も信号の立上り／立下がりが急峻なものになって
いる。しがも、コンピュータシステムの大規模化は、バ
スに接続されるモジュール数の増加をもたらすばがりで
なく、バスそのものの延長をもたらし、バス上において
信号の信頼性を損い易い傾向にある。すなわち、バス上
において、クロストークや信号の反射等による断続的な
エラーを発生し易く、しがち、ＣＰＵが高速化するのに
伴い、多数のモジュールをバスを介して接続するのは困
難になっている。

（発明が解決しようとする課題）しかしながら、上記のような従来の二重化方式によるフ
ォールトトレラント・コンピュータシステムでは、ＣＰ
Ｕを中心とするコンピュータシステムを２組並列にして
二重化を図るばかりでなく、個々のモジュールの内部回
路をも二重化し、外部バス及び内部バス共に二重化した
完全二重化を図っているので、ハードウェアの構成が大
掛かりになりシステム構築のコスト上昇を招くばかりで
なく、バス上でのエラー発生も招き易くなり、しかも、
個々のＣＰＵ内部で二重化されたＡＣＰ同士で直接処理
データの比較を行なうため、高速化達成の妨げになる。

本発明は上記課題に鑑みなされたもので、高速ＣＰＵを
用いたフォールトトレラント・コンピュータシステムを
構築する際に、２つのＣＰＵそれぞれにおける内部回路
の二重化及び内部バスの二重化を行うことなく、周辺装
置に対する出力データの高信頼性を確保することが可能
になる電子計算機の二重化方式を提供することを目的と
する。

［発明の構成］（課題を解決するための手段）すなわち、本発明に係わる電子計算機の二重化方式は、
２台のＣＰＵ及びこの２台のＣＰＵそれぞれの入出力バ
スに接続される２ポート化された周辺装置を用いてフォ
ールトトレラント・コンピュータシステムを構成するも
ので、上記周辺装置の２ポート化された入出力モジュー
ルに備えられ上記２台のＣＰＵそれぞれの出力データ同
士の一致／不一致を比較検出する比較手段と、この比較
手段によりデータ不一致が検出された場合に入出力モジ
ュールからのデータ出力動作を停止させるデータ出力停
止手段と、上記比較手段によりデータ不一致が検出され
た場合にその不一致情報を上記２台のＣＰＵに対して通
知する比較情報通知手段と、この比較情報通知手段によ
りＣＰＵに不一致情報が通知された際に所定回数のリト
ライ処理を実施する第１の異常特定化手段と、この第１
の異常特定化手段を行なった際に上記比較情報通知手段
によりＣＰＵに継続して不一致情報が通知されている場
合にはオペレーションシステムにより管理されるテスト
プログラムを実行する第２の異常特定化手段と、この第
２の異常特定化手段を行なった際に上記比較情報通知手
段によりＣＰＵに継続して不一致情報が通知されている
場合には上記コンピュータシステムの停止／再起動処理
を実施するシステム復帰手段とを備えてなるものである
。

（作用）つまり、周辺装置の人出カモジュールにおいて二重化Ｃ
ＰＵからの出力データの不一致が検出され、該出力デー
タの使用か中断されると同時に、各ＣＰＵに対して出力
データの不一致情報が通知された際には、複数の異常発
生特定化手段を段階的に実施して異常発生ＣＰＵの特定
化を行ない、この段階的な異常発生特定化手段により異
常発生ＣＰＵが特定されない場合には、さらに、システ
ム停止／再起動処理を実施することで異常データが解消
されるようになる。

（実施例）以下図面により本発明の一実施例について説明する。

第１図は本発明の電子計算機の二重化方式に基づくフォ
ールトトレラント・コンピュータシステムの構成を示す
もので、同図において、２０゜３０は二重化されたＣＰ
Ｕであり、各ＣＰＵ２０゜３０にはそれぞれ主メモリ（
ＭＥＭ）２１，３１、演算制御モジュール（ＡＣＰ）２
２，３２、バス制御モジュール２３．３３が備えられ、
それぞれ内部バス２４．３４を介して信号の授受が行な
われる。

バス制御モジュール２３．３３は、ＣＰＵ内部バス２４
．３４と外部バス２５．３５との間の信号の授受を制御
するもので、外部バス２５．３５には、磁気ディスク装
置５０及びＣＲＴ６０が周辺装置として接続される。ま
た、各ＣＰＵ２０゜３０の内部バス２４．３４間には、
該ＣＰＵ２０゜３０を同期制御するためのクロック回路
１０が接続される。

一方、磁気ディスク装置５０及びＣＲＴ６０には、上記
２本の外部バス２５．３５に接続するための２ポートの
入出力端子を有する入出力制御プロセッサ５１及び６１
が備えられ、磁気ディスク装置５０の入出力制御プロセ
ッサ５１には磁気ディスク本体モジュール５２が接続さ
れ、また、ＣＲＴ６０の入出力制御プロセッサ６１には
ＣＲＴ本体モジュール６２が接続される。

第２図は上記一方の周辺装置である磁気ディスク装置５
０における入出力制御プロセッサ５１の内部構成を示す
もので、２つのＣＰＵ２０，３０からの外部バス２５．
３５は、それぞれレシーバ５１２．５１５に接続され、
各レシーバ５１２゜５１５にはレジスタ５１３，５１６
を通して入出力制御部５１９が接続される。また、レシ
ーバ５１２．５１５にはそれぞれパリティ検出回路ＰＣ
が接続され、そのパリティ検出信号は上記レジスタ５１
３，５１６に供給されると共に、入出力制御部５１９に
も供給される。

一方、上記レジスタ５１３，５１６間には比較回路５１
７が接続される。この比較回路５１７は、一方の外部バ
ス２５を通してレシーバ５１２に受信されレジスタ５１
３に保持されたＣＰＵ２０からの送信データと他方の外
部バス３５を通してレシーバ５１５に受信されレジスタ
５１６に保持されたＣＰＵ３０からの送信データとを比
較しその一致／不一致を検出するもので、この比較回路
５１７からの比較検出信号は、比較結果通知ライン５１
８を介して人出力制御部５１９に出力される。

上記入出力制御部５１９は、ＣＰＵ２０，３０と磁気デ
ィスク本体モジュール５２との間のデータの授受を行な
うと共に、上記パリティ検出回路ＰＣからのパリティ検
出信号あるいは上記比較回路５１７からの比較検出信号
に応じて各種動作制御を行なうもので、例えば一方のパ
リティ検出回路ＰＣＩからパリティエラーＰＥＩが出力
された場合には、ドライバ５１１から外部バス２５を通
して一方のＣＰＵ２０に対し異常発生信号が送信される
。また、他方のパリティ検出回路ＰＣ２からパリティエ
ラーＰＥ２が出力された場合には、ドライバ５１４から
外部バス３５を通して他方のＣＰＵ３０に対し異常発生
信号が送信される。ここで、パリティ検出回路ＰＣＩあ
るいはＰＯ２によりパリティエラーＰＥが出力された場
合には、対応するレジスタ５１３あるいは５１６から入
力制御部５１９に対する保持データの出力動作は停止さ
れる。

そして、上記比較回路５１７により「データ不一致」の
比較検出信号が出力された場合には、入出力制御部５１
９は各レジスタ５１３，５１６に保持されたデータの磁
気ディスク本体モジュール５２に対する転送出力を禁止
する共に、各ドライバ５１１，５１４及び外部バス２５
．３５を通して、２つのＣＰＵ２０，３０に対し異常発
生信号を送信する。

次に、上記構成によるフォールトトレラント・コンピュ
ータシステムの動作について説明する。

まず、ＣＰＵ２０，３０が磁気ディスク装置５０にデー
タ転送を行なう場合に、演算制御モジュール（ＡＣＰ）
２２．３２から磁気ディスク装置５０への入出力動作起
動命令や、その後に主メモリ（ＭＥＭ）２１．３１から
送られる各種のデータは、高速な内部バス２４．３４を
介してバス制御モジュール２３．３３に送られ、外部バ
ス２５．３５用の信号伝送タイミング及びデータ伝送幅
に変換されて該外部バス２５．３５に出力される。する
と、この外部バス２５．３５に出力されたデータは磁気
ディスク装置５０の入出力制御プロセッサ５１に取込ま
れ磁気ディスク本体モジュール５２に送られる。そして
、磁気ディスク本体モジュール５２において転送データ
の書込みが実行される。

ここで、両方のＣＰＵ２０，３０からの出力データが正
常である場合には、磁気ディスク装置５０における入出
力制御プロセッサ５１のレジスタ５１３と５１６とはそ
れぞれ同じ内容のデータを保持するので、比較回路５１
７からは比較結果通知ライン５１８を介して入出力制御
部５１９に出カ一致を示す信号が送られる。この場合、
入出力制御部５１９は上記レジスタ５１３，５１６に保
持された各ＣＰＵ２０，３０からのデータを取込み、磁
気ディスク本体モジュール５２に対して転送出力する。

そして、磁気ディスク本体モジュール５２では、転送デ
ータの書込み処理に続き、それ以降の動作が継続される
。

また、例えば一方のＣＰＵ３０からの出力データに誤り
がある場合に、磁気ディスク装置５ｏで検出されるデー
タ誤りの形態は２通りに大別される。つまり、第１のエ
ラー形態は、バス制御モジュール３３が付与したパリテ
ィ情報によりエラーとして認識できるもので、これはバ
ス制御モジュール３３の故障や外部バス３５上の障害に
起因する。また、第２のエラー形態は、上記パリティエ
ラーに掛からないもので、この原因としては、内部バス
３４あるいは外部バス３５上で発生した２ビット以上の
誤りや何等かの原因で主メモリ（ＭＥＭ）：３１に書込
まれていた誤データの読出し等がある。

すなわち、上記第１のエラー形態として、外部バス３５
上のデータにパリティエラーが発生した場合には、磁気
ディスク装置５０における人出力制御プロセッサ５１の
内部にありレシーバ５１５の出力を監視しているパリテ
ィ検出回路ＰＣ２においてエラーが検出され、レジスタ
５１６から入出力制御部５１９へのデータ出力が禁止さ
れると共に、外部バス２５を通してレシーバ５１２から
レジスタ５１３に保持されたデータのみを用いて磁気デ
ィスク本体モジュール５２に対するデータ書込み動作が
継続される。また、これと同時に、上記パリティ検出回
路ＰＣ２からパリティ−エラーＰＥを入力した入出力制
御部５１９からは、ＣＰＵ３０の演算制御モジュール（
ＡＣＰ）３２に対してエラーの発生が通知され、エラー
ターミネーションの割込みを発生させる。すると、上記
ＣＰＵ３０の演算制御モジュール（ＡＣＰ）３２は、故
障箇所修復の後、相手方ＣＰＵ２０との間で同期運転に
復帰するための制御を実行し、２台のＣＰＵ２０，３０
による通常動作に戻る。

また、上記第２のエラー形態として、ＣＰＵ３０の主メ
モリ（ＭＥＭ）３１に記憶されているデータに誤りが生
じている場合には、演算制御モジュール（Ａ　ＣＰ　）
　３２は自力ＣＰＵ３０内ツメモリ情報に異常かあるこ
とを認識してないので（認識していれば、自ＣＰＵ異常
としてシステム再構成の処理を実行し、異常箇所の修復
後通常運転に復帰する）、該誤データがバス制御モジュ
ール３３から外部バス３５に出力される際には正しくパ
リティ情報が付与される。このため、磁気ディスク装置
５０の入出力制御プロセッサ５１が上記誤データを受信
した時点ではパリティエラーは検出されないが、外部バ
ス２５に伝送されるデータと外部バス３５に伝送される
データとは一致しなくなるので、上記入出力制御プロセ
ッサ５１における各レジスタ５１３，５１６同士のデー
タ値は一致せず、比較回路５１７がらは比較結果通知ラ
イン５１８を介して「不一致」を示す信号が入出力制御
部５１９に送られる。

これにより、上記入出力制御部５１９におけるデータ入
出力動作が中断されると共に、それぞれドライバ５１１
，５１４及び外部バス２５．３５を介して各ＣＰＵ２０
，３０の演算制御モジュール（ＡＣＰ）２３．３３に対
して「不一致エラー発生」が通知される。

このとき、各ＣＰＵ２０．３０においては、データエラ
ーの原因がどちら側にあるかを特定できないため、上記
「不一致エラー」が発生した場合には、先ず、第１のエ
ラー特定化手段として、所定回数のデータ再送処理（リ
トライ）が実施される。

すなわち、上記主メモリ（ＭＥＭ）３１の内容が誤った
原因が一過性のものであった場合、上記リトライ処理の
過程で該誤データが正常なデータに復帰することが考え
られる。この場合、例えば内部バス３４あるいは外部バ
ス３５上で発生したノイズ等に起因する一過性のエラー
に対しても同様の作用が得られる。

また、上記主メモリ（ＭＥＭ）３１において、メモリ情
報が誤ったまま固定されていた場合でも、上記リトライ
処理を実施している過程で、プログラム上に矛盾が発生
したり、あるいはウォッチドッグタイマー（時間監視プ
ログラム）でエラー検出されることにより、一方のＣＰ
Ｕ３０によるプログラム処理が停止されるようになり、
異常発生ＣＰＵの特定化が行なわれる。これにより、シ
ステム再構成と修復の処置に入ることができる。

次に、上記所定回数のリトライ処理を実施しても、磁気
ディスク装置５０における入出力制御プロセッサ５１か
ら各ＣＰＵ２０，３０の演算制御モジュール（ＡＣＰ）
２２．３２に対し「不一致エラー」の通知が続く場合に
は、第２のエラー特定化手段として、現在実行中のタス
クがアブノーマルエンドされ、代ってタスクレベルでの
リトライ処理が実施される。

この場合、上記第１のエラー特定化手段によるリトライ
処理よりも、広範囲なプログラムでのリトライが実施さ
れることになり、上記同様の作用により異常発生ＣＰＵ
の特定化が行なわれる。

さらに、上記タスクレベルでのリトライ処理を実施して
も、磁気ディスク装置５０における入出力制御プロセッ
サ５１から各ＣＰＵ２０，３０の演算制御モジュール（
ＡＣＰ）２２．３２に対し「不一致エラー」の通知が続
く場合には、第３のエラー特定化手段として、オペレー
ションシステム（Ｏ８）で管理されるテストプログラム
によりハードウェアの動作チャックが実施される。これ
により、ハードウェア上のフォールト発生箇所が診断さ
れ、異常発生ＣＰＵの特定化が行なわれる。

そして、上記テストプログラムを動作させても同等異常
が検出されない場合には、システム復帰手段として、現
在実行中のシステム動作が一旦停止され再起動が実施さ
れる。これにより、主メモリ（ＭＥＭ）３１上の誤デー
タは解消されることになり、正常運転に復帰できるよう
になる。つまり、この場合、磁気ディスク本体モジュー
ル５２においてデータの完全な保存が図られているので
、システム再起動時には、主メモリ（ＭＥＭ）３１上の
誤データは正しいデータに書換えられることになる。

したかって、上記構成のフォールトトレラント・コンピ
ュータシステムによれば、磁気ディスク装置５０やＣＲ
Ｔ６０等の各周辺装置の入出力制御プロセッサ５１．６
１において、二重化したＣＰＵ２０，３０それぞれから
出力されたデータの一致／不一致を比較検出し、例えば
入出力制御プロセッサ５１においてデータ不一致が検出
された場合には、磁気ディスク本体モジュール５２に対
するデータ書込み動作を中断させると共に、入出力制御
部５１９から各ＣＰＵ２０．３０の演算制御モジュール
２２．３２に対して出力データの不一致エラーを通知し
、この演算制御モジュール２２．３２を中心にして、■
データ再送処理、■タスクレベルでのリトライ処理、■
テストプログラムによるハードウェアの動作チエツクを
段階的に実施して異常発生ＣＰＵの特定化を行ない、こ
の段階的なエラー特定化手段により異常発生ＣＰＵが特
定されない場合には、さらに、システム停止／再起動処
理を実施してエラーデータの解消を行なうので、確実に
異常発生ＣＰＵを特定しあるいは異常発生箇所を解消し
て、周辺装置に対する出力データの高信頼性を確保する
ことができる。

この場合、各ＣＰＵ２０，３０それぞれの内部回路まで
も二重化することがないので、従来の二重化方式に比較
して少ないハードウェアでフォールトトレラント・コン
ピュータシステムを実現でき、システム構築コストの上
昇を防止できると共に、内部バス上でのエラー発生を抑
制することができる。また、上記二重化ＣＰＵ２０．３
０同士の出力データ比較処理を、該ＣＰＵ２０，３０の
内部では行なわずに、周辺装置側の入出力制御モジュー
ルにおいて行なうので、ＣＰＵ自体の処理速度の高速化
が妨げられることなく、比較的低速な比較回路を用いて
安定したエラー検出動作を得ることができ、しかも、上
記ＣＰＵの内部、つまり、演算制御モジュール（ＡＣＰ
）、主メモリ（ＭＥＭ）、内部バス、バス制御モジュー
ルを通した一貫したエラーチエツクを行なうことができ
る。

尚、上記実施例における電子計算機の二重化方式は、マ
イクロプロセッサ応用製品の全般に対し適用することが
できる。

［発明の効果］以上のように本発明によれば、２台のＣＰＵ及びこの２
台のＣＰＵそれぞれの入出力バスに接続される２ポート
化された周辺装置を用いてフォールトトレラント−コン
ピュータシステムを構成するもので、上記周辺装置の２
ポート化された入出力モジュールに備えられ上記２台の
ＣＰＵそれぞれの出力データ同士の一致／不一致を比較
検出する比較手段と、この比較手段によりデータ不一致
が検出された場合に入出力モジュールからのデータ出力
動作を停止させるデータ出力停止手段と、上記比較手段
によりデータ不一致が検出された場合にその不一致情報
を上記２台のＣＰＵに対して通知する比較情報通知手段
と、この比較情報通知手段によりＣＰＵに不一致情報が
通知された際に所定回数のリトライ処理を実施する第１
の異常特定化手段と、この第１の異常特定化手段を行な
った際に上記比較情報通知手段によりＣＰＵに継続して
不一致情報が通知されている場合にはオペレーションシ
ステムにより管理されるテストプログラムを実行する第
２の異常特定化手段と、この第２の異常特定化手段を行
なった際に上記比較情報通知手段によりＣＰＵに継続し
て不一致情報が通知されている場合には上記コンピュー
タシステムの停止／再起動処理を実施するシステム復帰
手段とを備え、確実に異常発生ＣＰＵを特定するかある
いは異常発生箇所を解消できるので、高速ＣＰＵを用い
たフォールトトレラントφコンピュータシステムを構築
する際に、２つのＣＰＵそれぞれにおける内部回路の二
重化及び内部バスの二重化を行なうことなく、周辺装置
に対する出力データの高信頼性を確保することが可能に
なる。

【図面の簡単な説明】

第１図は本発明の電子計算機の二重化方式の一実施例に
係わるフォールトトレラント・コンピュータシステムの
構成を示すブロック図、第２図は上記フォールトトレラ
ント◆コンピュータシステムの一方の周辺装置である磁
気ディスク装置における入出力制御プロセッサの内部構
成を示すブロック図、第３図は従来の二重化方式による
フォールトトレラント・コンピュータシステムの構成を
示すブロック図である。１０・・・クロック回路、２０．３０・・・ＣＰＵ。２１．３１・・・主メモリ　（ＭＥＭ）　、２２．３２
・・・演算制御モジュール（ＡＣＰ）　、２３．３３・
・・バス制御モジュール、２４．３４・・・内部バス、
２５゜３５・・・外部バス、５０・・・磁気ディスク装
置、５１゜６１・・・入出力制御プロセッサ、５２・・
・磁気ディスク本体モジュール、６２・・・ＣＲＴ本体
モジュール、５１１．５１４・・・ドライバ、５１２，
５１５・・・レシーバ、５１３，５１６・・レジスタ、
５１７・・・比較回路、５１８・・・比較結果通知ライ
ン、５１９・・・入出力制御部、ＰＣｌ、ＰＣ２・・・
パリティ検出回路。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】２台のＣＰＵ及びこの２台のＣＰＵそれぞれの入出力バ
スに接続される２ポート化された周辺装置を用いてフォ
ールトトレラント・コンピュータシステムを構成する電
子計算機の二重化方式において、上記周辺装置の２ポート化された入出力モジュールに備
えられ上記２台のＣＰＵそれぞれの出力データ同士の一
致／不一致を比較検出する比較手段と、この比較手段によりデータ不一致が検出された場合に入
出力モジュールからのデータ出力動作を停止させるデー
タ出力停止手段と、上記比較手段によりデータ不一致が検出された場合にそ
の不一致情報を上記２台のＣＰＵに対して通知する比較
情報通知手段と、この比較情報通知手段によりＣＰＵに不一致情報が通知
された際に所定回数のリトライ処理を実施する第１の異
常特定化手段と、この第１の異常特定化手段を行なった際に上記比較情報
通知手段によりＣＰＵに継続して不一致情報が通知され
ている場合にはオペレーションシステムにより管理され
るテストプログラムを実行する第２の異常特定化手段と
、この第２の異常特定化手段を行なった際に上記比較情報
通知手段によりＣＰＵに継続して不一致情報が通知され
ている場合には上記コンピュータシステムの停止／再起
動処理を実施するシステム復帰手段とを具備したことを
特徴とする電子計算機の二重化方式。