JPH09578U

JPH09578U - 欠陥を迂回する回路

Info

Publication number: JPH09578U
Application number: JP011819U
Authority: JP
Inventors: ジョン・エイ・リード
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1990-10-30
Filing date: 1996-11-05
Publication date: 1997-12-22
Anticipated expiration: 2006-10-16
Also published as: JPH06150687A; US5204836A; JP2596335Y2

Abstract

(57)【要約】【課題】メモリ記憶装置で欠陥が検出されたときに並
列メモリデータ構造のアレイをスイッチングする回路を
提供する。【解決手段】メモりアレイで欠陥が生じたときに、そ
の欠陥を迂回させる冗長回路を元のアレイと並列にわず
かに２列の並列アレイだけですむようにした。その冗長
アレイと元来のアレイとをトグルスイッチで接続する。
すなわち、メモリのアレイに欠陥が生じると、トグルス
イッチが「フリップ」して、隣接する経路にカスケード
方式で接続する。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、集積回路チップにおける欠陥の影響を最小限に抑える方法及び装置に関し、特に、本考案は高度並列メモリ構造で冗長を実現する。

【０００２】

【従来の技術】

高速中央処理装置の場合、メモリ記憶装置との間でデータを転送し合うために３２ビットバス又は６４ビットバスなどの並列データ経路を用いることはきわめて一般的になっている。同様に、多くのメモリ記憶装置は、超大規模集積（ＶＬＳＩ）回路に行と列から成る矩形状のアレイとして編成された複数の半導体メモリを含む。１つの行と１つの列との交差は「セル」と呼ばれる記憶素子を形成する。各セルは２進ビットの１つのデータを記憶することができる。セルの行又は列にデータを書込むか又はそこからデータを読み取るために、セルの各行又は各列にアドレスを割り当てる。アドレスへのアクセスは、書込み動作又は読取り動作のために１つの行又は列を選択するアドレス復号器への入力として提示される２進符号化アドレスにより行われる。半導体メモリが一層高密度になるに従って、所望の経路のいずれかを通るデータの流れを妨げる又は悪化させるおそれのある欠陥がセルのアレイに現れる確率は高くなる。

【０００３】半導体メモリの欠陥は集積回路の製造中、包装中、そして現場での動作中に起こる。欠陥といわれるものの中には、ウェハの欠陥，酸化物の欠陥，メタライズの欠陥，相互接続部の欠陥，汚染による欠陥，意図しない接続又は接続の欠落，接点の欠落又は余分の接点の存在などがある。本考案の説明を無用に混乱させるのを避けるため、１ビット分のデータに対応するデータ経路に影響を及ぼす欠陥を「開放」欠陥といい、２ビット以上のデータの経路に影響を及ぼす欠陥を「短絡」欠陥という。

【０００４】オンチップ冗長は、欠陥による影響を受けるデータ経路の本来のアドレスを維持しつつ、欠陥のあるデータ経路を迂回するための集積回路上の冗長素子の構成である。冗長は、メモリ記憶装置などのＶＬＳＩ回路に存在する欠陥を克服する目的でも使用される。さらに、冗長は感度の高い適用用途（たとえば、スペースシャトルのバックアップコンピュータ）においてコンピュータの信頼性を向上させるため、又はシステムのダウン時間を短縮するためにも採用される。その結果、オンチップ冗長は歩留まりを向上させるばかりではなく、集積回路の信頼性をも改善する。

【０００５】従来、オンチップ冗長はデータ経路の各列又は各行に配置されるラッチ又はレーザーザッピング可能な（ｌａｓｅｒｚａｐｐａｂｌｅ）ヒューズによって実現されていた。ラッチは揮発性であり、欠陥により影響を受けるセルを識別する情報を半導体メモリの外部にある記憶装置、たとえば、ディスクに記憶することを必要とするので、パワーオンの時点で、欠陥の有無についてシステム全体を試験する必要はない。

【０００６】レーザーザッピング可能なヒューズは、物理的には、ＣＭＯＳ回路で２つの方法のいずれか一方によって実現される。ヒューズが「ノーマリクローズ」しているならば、選択的レーザーザッピングにより開成できるポリシリコンヒューズによりヒューズを形成するのが普通である。ヒューズが「ノーマリオープン」しているのであれば、「ノーマリクローズ」レーザーザッピング可能ヒューズによりゲート電圧が制御されるＮＭＯＳトランジスタ又はＰＭＯＳトランジスタによってヒューズを形成するのが普通である。

【０００７】データ経路の列又は行ごとにラッチ又はレーザーザッピング可能なヒューズを使用すると、技術的な制約が加わる。詳細にいえば、ヒューズが「ザッピング」されるときの周囲の回路の損傷を避けるために、各ヒューズと他のヒューズ又は他の無関係の回路との間に相当に広いスペースを設けておかなければならない。ヒューズのために領域を追加しなければならないという状況は、一般に、メモリアレイで本来要求されるスペースを狭くしなければならないという条件とは矛盾する。３２ビット又は６４ビットデータ経路が一般に広く利用されているが、そのような幅の広い語の計算に適用可能であることから、いくつかの付加的な問題が起こる。単一の冗長アレイセットでは、２つの隣接するセットに属するアレイの間の短絡欠陥を補償できない。従って、そのような欠陥を修正するためには少なくとも２つのセットが必要であろう。さらに、線路の長さが余分に必要であり且つより大きな寄生キャパシタンスが形成されるために、冗長経路に沿ったデータ伝送の速度はダウンするおそれがある。場合によっては、幅広語計算装置で、入力データ経路と出力データ経路の長さは３倍になってしまうこともある。データ経路から生じる可変遅延は、メモリアレイ全体の性能を必然的に長さが増した経路の性能以下にしてしまうため、高性能メモリ記憶装置においてはきわめて望ましくない。その上に、レーザーザッピング可能なヒューズは不可逆性である。すなわち、ヒューズは、一度飛ぶと、変更できない。最後に、欠陥が存在しているセットを選択的に遮断することができるように、ヒューズを各セットと一体に設置しなければならない。（「Ａ５０ｎｓ１６ＭｂＤＲＡＭｗｉｔｈ１０ｎｓＤａｔａＲａｔｅ」，ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，１９９０年２月，２３２〜２３３ページを参照。）

【０００８】

【考案が解決しようとする課題】

従って、本考案の目的は、並列データ構造のアレイ中の開放欠陥及びアレイ間の短絡欠陥を回避するオンチップ冗長を実現することである。本考案の別の目的は、全ての冗長アレイの長さが当初のアレイの長さとほぼ等しくなるようにオンチップ冗長を実現することである。本考案の別の目的は、ヒューズの数を減少させるために高度並列データ構造においてオンチップ冗長を実現することである。本考案の別の目的は、高度並列メモリデータ構造においてプログラム可能冗長を実現することである。

【０００９】

【課題を解決するための手段】

データ経路又はメモリ記憶装置で欠陥が検出されたときにメモリデータ構造の並列データ経路のアレイをスイッチングする装置及び方法を開示する。従来は、レーザーザッピング可能なヒューズに接続する複製アレイを使用して冗長を実現していた。レーザーザッピング可能なヒューズを使用すると、技術的に限定する制約が課される。詳細にいえば、ヒューズを「ザッピング」するときの周囲回路の損傷を回避するために、各ヒューズと他のヒューズ又は他の無関係な回路との間に相当に広いスペースを設けておかなければならない。本考案は並列メモリデータ構造における開放欠陥又は短絡欠陥を修正するために余分の並列アレイを２つしか使用せず、元来のアレイと比べほぼ一定のアレイ長さによってそれを済ます。冗長アレイ並びに元来のアレイはトグルスイッチに接続する。１つ又は２つ以上のデータ経路に開放又は短絡が現れると、その開放又は短絡により影響を受けるデータ経路に結合するトグルスイッチは「フリップ」して、隣接するデータ経路をカスケード方式で接続する。トグルスイッチはＣＭＯＳアレイの中でＮＭＯＳトランジスタ又はＰＭＯＳトランジスタによって実現される。従って、本考案では、データ経路の列又は行ごとにラッチ又はレーザーザッピング可能なヒューズを設ける必要はない。トグルスイッチは、欠陥領域を論理的に復号するか、又は状態が欠陥に到達したときに停止するシフタを実際に実現するのかいずれかの方法により実現できるポインタレジスタによって制御される。

【００１０】本考案の方法及び装置の目的，特徴及び利点は、以下の本考案の詳細な説明から明白になるであろう。

【００１１】

【実施形態】

高度並列データ経路又はデータ構造において冗長を実現する装置及び方法を開示する。好ましい実施形態では、高度並列メモリデータ構造において冗長を実現する装置及び方法を開示する。以下の説明中、説明の便宜上、本考案をさらに十分に理解するために、特定の装置、信号及びデータ構造を開示するが、そのような特定の詳細な事項がなくとも本考案を実施しうることは当業者には明かであろう。また、場合によっては、本考案を無用にわかりにくくするのを避けるために、周知の回路、装置及びデータ構造を示さないこともある。

【００１２】図１は、並列メモリ構造１０に接続している１対の４ビット幅データ経路１２及び２１を示す。この場合に４ビットのデータ経路を使用するのは単なる例示のためである。並列メモリ構造１０との間でデータを転送し合うために別の幅の語データ経路を使用しても良いことを理解すべきである。並列メモリ構造１０は、Ａ，Ｂ，Ｃ及びＤから成る単純な「４列」アレイセットを示す。この単純な構成は、本考案の原理と動作を示すために採用されたものである。さらに、大型のメモリアレイにも本考案を等しく適用できることは当業者には理解されるはずである。さらに、並列メモリ構造における列アレイの利用を同様にあらゆる半導体メモリの行アレイに適用できる。

【００１３】並列メモリ構造１０はスイッチ１４，１６，１８及び２０をそれぞれ介して入力データ経路１２に接続している。並列メモリ構造１０はスイッチ２２，２４，２６及び２８をそれぞれ介して出力データ経路２１にさらに接続している。図示する通り、入力データ経路１２の信号線３０はスイッチ１４と、スイッチ２２とをそれぞれ介して出力データ経路２１の信号線３８に接続している。入力データ経路１２の信号線３２はスイッチ１６と、スイッチ２４とを介して出力データ経路２１の信号線４０に接続するように示されている。同様に、入力データ経路１２の信号線３４はスイッチ１８及び２６を介して出力データ経路２１の信号線４２に接続するように示されている。最後に、入力データ経路１２の信号線３６はスイッチ２０及び２８を介して出力データ経路２１の信号線４４に接続している。以上の接続によって、入力データ経路１２により並列メモリ構造１０にデータを書込むと共に、出力データ経路２１により並列メモリ構造１０からデータを読取ることが可能になる。

【００１４】図２は、スイッチ５０，５２，５４及び５６をそれぞれ介して入力データ経路４８に接続する並列メモリ構造４６の部分図を示す。尚、並列メモリ構造４６と、データ経路４８と、スイッチ５０，５２，５４及び５６は図１の上方の部分と同等である。開放欠陥６４は並列メモリ構造４６のアレイ５８に遮断を生じさせていることがわかる。開放欠陥とは、半導体メモリの１つのアレイに影響を及ぼす欠陥である。図示するように、短絡欠陥６６はアレイ６０と、アレイ６２の破断を生じさせている。短絡欠陥とは、半導体メモリの２つの以上のアレイに影響を及ぼす欠陥である。入力データ経路４８からアレイ５８にデータをチャネリングしようとすると、いずれも、開放欠陥によって装置が故障する結果となる。同様に、データ経路４８からアレイ６０又はアレイ６２のいずれかへデータを転送する試みは、短絡欠陥６６によって誤りに終わる。

【００１５】図３は、高度並列メモリ構造で実現された従来の冗長方法を示す。図示するように、並列メモリ構造６８はスイッチ７２，７４，７６及び７８を介して入力データ経路７０に接続している。並列メモリ構造６８は同様にスイッチ８２，８４，８６及び８８を介して出力データ経路８０に接続している。信号線９０は開放欠陥９１を伴うものとして図示されており、また、並列メモリアレイの信号線９２及び９４は図中符号９５で示すように短絡欠陥を伴うものとして図示されている。尚、図３の並列メモリ構造と、入力データ経路及び出力データ経路は図２の概念ブロック線図と同一である。従来の技術では、冗長並列アレイセット９６が並列メモリ構造６８と共に備えられている。冗長アレイセットは予備アレイ１０６，１０８，１１０及び１１２から構成されている。冗長アレイセットはスイッチ９８と、スイッチ１００とを介して入力データ経路７０に接続している。同様に、冗長アレイセット９６はスイッチ１０２及び１０４を介して出力データ経路８０に接続している。並列メモリ構造６８が欠陥を含まない場合、全てのデータは入力データ経路７０から並列メモリ構造６８と、出力データ経路８０とを通過し、冗長アレイセット９６はアイドル状態である。当該技術では知られている試験方法によって開放欠陥９１と短絡欠陥９５が見出されたときには、スイッチ７２及び８２を遮断し、データを冗長アレイセット９６へ転向することにより９１の箇所の開放欠陥を修理するが、その際、短絡部分の上方と下方の点線のスイッチにより示すように、対応するスイッチ９８，１００，１０２及び１０４はデータを再び出力データ経路８０へ正しく送り出す。並列メモリ構造６８の信号線９２及び９４に影響を及ぼす短絡欠陥９５を迂回するために、再び冗長アレイセット９６を使用して、そこで発見された短絡欠陥を迂回する。すなわち、データはスイッチ９８及び１００を介して冗長アレイに入力し、同様にスイッチ１０２及び１０４を介して出力データ経路８０を通り出力する。

【００１６】図３のスイッチ７２，７４，７６，７８，８２，８４，８６，８８，９８及び１０２は、その性質に応じて、次の２つの方法のいずれかによりＣＭＯＳ回路として物理的に実現される。すなわち、（１）スイッチがノーマリクローズしているならば、選択的レーザーザッピングにより「開成」させることができるポリシリコンヒューズによってスイッチを形成するのが普通であり、（２）スイッチがノーマリオープンしているならば、ノーマリクローズのレーザーザッピング可能ヒューズによりゲート電圧が制御されるＮＭＯＳトランジスタ又はＰＭＯＳトランジスタによってスイッチを形成するのが普通である。レーザーザッピング可能ヒューズは高度並列メモリ構造の設計と実現に技術的な制約を課す。詳細にいえば、ヒューズがザッピングされるときの周囲の回路の損傷をさけるために、それぞれのヒューズと他のヒューズ又は他の関係のない回路との間に相当に広いスペースを設けておかなければならない。図３の並列メモリ構造の場合、各列に１つのヒューズを含めることにより冗長を追加することは可能であろうが、ヒューズについて必要とされる付加的領域は、一般に、メモリ列に本来要求される狭いスペース条件とは相容れないと考えられる。

【００１７】図３に示す冗長アレイセットは、図示した４列アレイのように相対的に狭いデータ経路を有する高度並列メモリアレイを修理するのには妥当な方法である。冗長アレイセットを使用すると、どのセットにどのような組み合わせの欠陥があっても、単純な置き換えによってそれを受け入れることができる。ところが、広く使用されるようになってきている３２ビットや６４ビットのアレイなどの大きな幅の広い語のアレイでは、いくつかの問題が生じる。２つの隣接するセットに属する線の短絡の場合、１つの冗長アレイセットでそれを補償するのは不可能である。従って、２つのセットによりそのような欠陥を修正しなければならないであろう。線路が４本のセットについては、８本の冗長線路が必要になると考えられる。さらに、線路が余分に長くなると共に、さらに大きな寄生キャパシタンスの影響により冗長経路に沿ったデータ伝送はスピードダウンするおそれがある。冗長セットの典型的な経路長は幅広語装置の場合の３倍になるであろう。高性能メモリ素子では、アレイ全体の性能を必然的に長さが拡張された経路の性能以下に落としてしまうデータ経路の可変遅延はきわめて望ましくない。最後に、欠陥が存在しているセットを選択的に遮断することができるように、セットごとにヒューズを一体に設けなければならない。

【００１８】図４は、本考案の好ましい実施形態を示す概念ブロック線図である。並列メモリ構造１１４が２つの余分のアレイ１３６及び１４２と共に示されている。メモリ構造１１４の個々のメモリアレイは１本の線路として示されているが、当該技術では良く知られているように、１つのメモリアレイを２本以上の線路から構成しても良い。１本ずつの線路は、本考案の理解を簡単にするために採用したにすぎない。並列メモリ構造１１４はスイッチ１１８，１２０，１２２及び１２４をそれぞれ介して入力データ経路１１６に接続している。並列メモリ構造１１４はトグルスイッチ１２８，１３０，１３２，及び１３４をそれぞれ介して出力データ経路１２６にも接続している。並列メモリ構造１１４の各アレイは、余分のアレイ１３６及び１４２を含めて、両端で複数対の冗長スイッチ１２５から１２５ ⁿ とさらに接続している。

【００１９】再び図４を参照すると、開放欠陥１３８はアレイ１４０に存在するものとして示されている。本考案の好ましい実施形態は、アレイ１４０から始めて、点線のスイッチにより示すように欠陥の右側にある全てのスイッチを冗長スイッチ１２５〜１２５ⁿ 及び１３５〜１３５ⁿ でフリップすることにより、開放欠陥１３８を修理する。尚、冗長スイッチは２つのアレイを「飛越す」ようにセットされる。これは図４の場合のように１列の欠陥を修正するときには不要であるが、図５に示すように、２つの隣接する列に影響を及ぼす欠陥を修正するためには必要である。

【００２０】図５は、本考案の好ましい実施形態の概念ブロック線図である。並列メモリ構造１４４が２つの予備アレイ１６６及び１７２と共に示されている。並列メモリ構造１４４はトグルスイッチ１４８，１５０，１５２及び１５４をそれぞれ介して入力データ経路１４６に接続している。並列メモリ構造１４４はトグルスイッチ１５８，１６０，１６２及び１６４をそれぞれ介して出力データ経路１５６にさらに接続している。並列メモリ構造１４４の各アレイは、予備アレイ１６６及び１７２を含めて、複数対の冗長スイッチ１５５〜１５５ⁿ 及び１６５〜１６５ ⁿ とさらに接続している。図４において、並列メモリ構造１１４のメモリアレイがそれぞれ２本以上の線路から構成されているならば、入力データ経路１１６の線路の本数，スイッチセット１２５〜１２５ⁿ 及び１３５〜１３５ⁿ のスイッチの数及び出力データ経路１２６の線路の本数は相応して増えることになるであろう。

【００２１】再び図５を参照すると、短絡欠陥１７８はアレイ１７０及び１７１に影響を及ぼすものとして示されている。本考案の好ましい実施形態では、アレイ１７０に接続するスイッチから始めて、冗長スイッチ１５５〜１５５ⁿ及び１６５〜１６５ⁿをフリップすることにより、短絡欠陥１７８を迂回する。点線のスイッチにより示すように、アレイ１７０の右側にある全てのトグルスイッチをフリップするのである。尚、冗長スイッチは２つのアレイを「飛越す」ようにセットされる。これは短絡欠陥１７８を迂回するためには必要である。

【００２２】好ましい実施形態ハードウェア図６は、本考案の好ましい実施形態を示す冗長回路である。図６に示す冗長回路１７６は、メモリ構造のアレイに存在する短絡欠陥又は開放欠陥を迂回するための複数の半導体スイッチに入力側で結合する制御線及びデータ線を有する。本考案の好ましい実施形態では、冗長回路１７６は出力端子の側ではＳＰＡＲＣ^TM プロセッサ（ＳＰＡＲＣはＳｕｎＭｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．の商標である）の命令キャッシュに結合している。命令キャッシュのアレイ（図６には図示せず）はスタティックＲＡＭであり、６つの二重レール列から成るブロックとして構成されている。尚、冗長回路１７６に結合するメモリアレイの型，区分及び大きさは単に設計上の選択の問題であって、本考案を限定するものではないことは当業者には理解されるであろう。

【００２３】再び図６を参照すると、冗長回路１７６は６つの同一のステアリング論理スイッチを含む。それらのスイッチのうち２つを１９７，３０７の図中符号により示す。本考案の好ましい実施形態では、冗長回路は複数のフィールドを有する命令キャッシュに結合しており、各フィールドの中には１２８のメモリ列，すなわちアレイがある。そのため、本考案の冗長方式を実現するには１２８個のステアリング論理スイッチが必要である。ステアリング論理スイッチ１９７は、状態スイッチ１９８と、対応する１対の接地スイッチ２３４及び２３６に結合する１対のアドレススイッチ２１０及び２１２と、２対のデータスイッチ２５８，２６０，２８２及び２８４と、伝播スイッチ３１４とをさらに含む。状態スイッチは１対の反転インバータであり、アドレススイッチは１対のＰＭＯＳトランジスタであり、接地スイッチ１対のＮＭＯＳトランジスタであり、データスイッチは２対のＮＭＯＳトランジスタであり、伝播スイッチはＮＭＯＳトランジスタであるのが好ましい。６つのステアリング論理スイッチは、状態スイッチ及び伝播スイッチを有する部分でカスケード接続されている。言い換えれば、伝播スイッチ３１４は状態スイッチ２００に結合し、その状態スイッチは伝播スイッチ３１６に結合し、伝播スイッチ３１６は状態スイッチ２０２に結合する等々となっているのである。６つのステアリング論理スイッチは、さらに、データスイッチを有する部分でインターレース接続している。言い換えれば、冗長アレイの数をＭ，本実施形態では、Ｍ＝２である，とするとき、ステアリング論理スイッチのデータスイッチは他に各アレイＭ列のものに一つおきに接続している。ステアリング論理スイッチをいかに接続するかがどれほど重要であるかについては、本考案の好ましい実施形態の動作を説明する章で述べる。

【００２４】図６においては、冗長回路１７６はその入力端子で６本の書込み制御線１８０〜１９０と、プロセッサからアドレスとデータをそれぞれ受信するデータ線１９２とに結合している。線路１８０〜１９２は図４の入力データ経路１１６及び図５の入力データ経路１４６に相当する。本考案の好ましい実施形態では、線路１８０〜１９２はＳＰＡＲＣプロセッサの実行装置に結合して、そこから命令，データ及びアドレスを受信する。６本の書込み制御線１８０〜１９０は、それぞれ、６つのステアリング論理スイッチの中の１つの１対のアドレススイッチと並列に結合している。リセットを目的として、第７の書込み制御線１７８は全てのステアリング論理スイッチの接地スイッチ２３４〜２５６に共通して結合している。同時に、データ入力線１９２は２つの相補データ入力信号１９５及び１９５′ を２つのインバータ１９４及び１９６を介して冗長回路１７６に供給する。データ情報を冗長回路１７６に結合するアレイへ転送するために、データ入力信号はデータスイッチ２５８〜２８０及び２８２〜３０４にさらに結合する。

【００２５】冗長回路１７６は、その入力端子で、ステアリングモード線３０６と、クロック線３１０及び３１２にも結合し、それらの線路から複数の制御信号を受信する。本考案の好ましい実施形態では、ステアリングモード線３０６とクロック線３１０及び３１２は、冗長回路に結合する欠陥のある列、すなわちアレイの場所を登録する制御装置（図７に示す）に結合している。ステアリングモード線３０６と、クロック線３１０及び３１２は、状態スイッチ及び伝播スイッチを有するステアリング論理スイッチの入力端子に結合する。再び図６を参照すると、ステアリングモード線３０６は状態スイッチ１９８の入力端子に結合し、状態スイッチ１９８は伝播スイッチ３１４に結合している。先に述べた通り、ステアリング論理スイッチの状態スイッチと伝播スイッチはカスケード接続している。そのため、伝播スイッチ３２４の出力端子はステアリングモード線３０８を隣接する冗長回路（図６には図示せず）の状態スイッチの入力端子に結合させることになる。クロック線３１０及び３１２は伝播スイッチ３１４〜３２４とインタレース接続して、波情報又はコード情報を１つのステアリング論理スイッチから次のステアリング論理スイッチへとシフトさせる。尚、ステアリングモード線３０６及び３０８と、クロック線３１０及び３１２と、状態スイッチ１９８〜２００及び伝播スイッチ３１４〜３２４と、制御装置３３０（図７に示す）とがアドレススイッチ２１０〜２３２及びデータスイッチ２５８〜３０４と共に冗長を実現するためのポインタレジスタを構成することは当業者には理解されるであろう。ポインタレジスタの特徴については、冗長回路１７６の動作に関する章と関連して説明する。本考案のポインタレジスタは、たとえば、アドレス復号器によって実現されても良い。

【００２６】ステアリング論理スイッチ１９７に関していうと、書込み制御線１８０はアドレススイッチ２１０及び２１２のソースに結合して、プロセッサがステアリング論理スイッチに結合しているアレイと同じアドレスを有するアレイにデータを書込める状態になったときに、書込み制御信号を印加する。それぞれのアドレススイッチ２１０，２１２のドレインは２つの接地スイッチ２３４，２３６のドレインに結合し、接地スイッチのゲートは書込み制御線１７８と共通して結合している。また、アドレススイッチ２１０及び２１２のドレインは２対のデータスイッチ２５８，２６０，２８２及び２８４のゲートに結合している。先の節で述べた通り、データスイッチ２５８及び２６０はデータスイッチ２６６及び２６８並びに１つおきのステアリング論理スイッチの対応する対のデータスイッチとインタレース接続している。尚、アドレススイッチ２１０〜２３２とデータスイッチ２５８〜３０４が図４のトグルスイッチ１２５〜１２５ⁿ 又は１３５〜１３５ⁿ と、図５のトグルスイッチ１５５〜１５５ⁿ 又は１６５〜１６５ⁿ に対応することは当業者には理解されるであろう。再び図６を参照すると、アドレススイッチ２１０及び２１２のゲートは状態スイッチ１９８に結合している。状態スイッチ１９８の入力端子はステアリングモード線３０６に結合している。さらに、状態スイッチ１９８の出力端子は伝播スイッチ３１４に結合している。

【００２７】図６において、冗長回路１７６は、その出力端子で、出力線２８３〜２９７及び２８３′〜２９７′（奇数番号）を介してメモリ構造のアレイにさらに結合している。冗長回路１７６に結合するアレイは６つの二重レールデータ列（線路２８５〜２９５，２８５′〜２９５′に接続する）を有するが、冗長回路１７６からの出力対の総数は１０である。余分の４つの出力端子はさらに大きなメモリ構造の隣接するアレイブロックを接続するためのものである。本考案の好ましい実施形態では、出力線２８３〜２９７及び２８３′〜２９７′はアレイ中のいずれかの場所に位置していれば良いので、特定の出力線を冗長アレイとして指定してはいない。たとえば、冗長アレイはメモリ構造の両側にあっても良く、中央にあっても良い。冗長アレイの数が設計上の選択の問題であることは当業者にはわかるはずである。従って、メモリ構造の中の３つの隣接するアレイの中で欠陥が起こりそうであるとユーザーが判定した場合には、本考案の範囲から外れずに３つの冗長アレイを簡単に実現することができる。冗長回路１７６は、隣接するアレイブロックの冗長回路を相互に接続するための操向モード出力線３０８を有する。

【００２８】動作半導体技術の分野では、データをメモリシステムとの間で転送し合う前に、メモリアレイの欠陥の検査を含めた多様な試験を実行するのが一般的である。従来の方法の１つによれば、コンピュータはパワーアップシーケンスごとにメモリを自己試験する。欠陥のあるメモアレイが検出されると、パワーオンシーケンスにあるソフトウェアは、欠陥のあるアレイを冗長方式のパラメータの範囲内で迂回又は修理できるか否かを判定する。欠陥のあるアレイを修理又は迂回できるとすれば、メモリシステムとの間のデータの転送を欠陥のないメモリアレイへ転向するように、別のルートをレジスタに記憶する。この従来の方法は、パワーオンシーケンスの冗長試験方式は、コンピュータがパワーオンシーケンスに入るたびに繰り返される。

【００２９】高度並列メモリ構造において冗長を実現する別の方法は、メモリがウェハから離れるときにメモリアレイの保全性を試験するというものである。当該技術で知られている試験用機器は個々のメモリアレイをアルゴリズムに従って試験し、その故障パターンから、特定の冗長方式を欠陥のあるメモリアレイを迂回するために適用できるか否かを判定する。故障パターンが冗長方式のパラメータの範囲内に入っているとすれば、続いて、いくつかのヒューズを実際にとばすことにより、欠陥のあるメモリアレイの場所をメーカーのダイに取り付ける。本考案の好ましい実施形態では、オンチップキャッシュを有する高速マイクロプロセッサチップを製造するときの歩留まりを向上させるために、この第２の冗長実現方法を採用している。

【００３０】図７は、ウェアの製造試験中に検出された欠陥のあるメモリアレイの場所を登録するために本考案の好ましい実施形態で使用する制御ブロックの回路図である。制御装置ブロック３３０はクロック発生器３３２と、制御装置３３６と、少なくとも１つのポリシリコンヒューズ３３８と、少なくとも１つの比較器３４０と、ＯＲゲート３４２と、ＮＯＴ−ＡＮＤゲート３４４とを含む。クロック発生器３３２の出力端子はＯＲゲート３４２に結合し、ＯＲゲートの出力端子はＮＯＴ −ＡＮＤゲート３４４に結合しており、ＮＯＴ−ＡＮＤゲート３４４の出力端子は冗長レジスタクロック３１０及び３１２にそれぞれ結合している。システムクロックは、クロック発生器３３２に対して基準周波数を供給するほかに、制御装置３３６に結合して、制御装置がシステムと同期するように保証すると共に、８段２進カウンタ３３４にも結合している。比較器３４０は２進カウンタ３３４の現在カウントをヒューズ３３８のプログラム状態と比較するように配置されている。この比較が有効になるたびに、ＮＯＴ−ＡＮＤゲート３４４の反転（ＮＯＴ）入力端子に結合する共通比較器出力線３４６は、阻止しなければ発生されてしまうであろう後続するクロックパルスを阻止する。

【００３１】以下の説明は、ブロック指向メモリ構造にある１３２のアレイ素子のいずれか１つの欠陥アレイ状況を修理するために制御装置ブロック３３０がどのように使用されるかについての１例を表している。アレイ素子は１３２あるので、２進カウンタ３３４及びヒューズブロック３３８が要求する段の数は８つである。当該技術で知られているように、カウンタ／ヒューズ段の数Ｎは、１３２の素子のセットから修理すべきアレイ素子のあらゆる可能な組み合わせを含むのに十分な状態を十分な状態に包含しうる数でなければならない。

【００３２】この方法によって修理しうる可能性をもつ各メモリアレイを製造するときには、まず、そのような修理が適切であるか否か、すなわち、故障があるか否か及びその故障が１つのアレイに限定されるか又は２つの隣接するアレイの短絡に限定されるかを判定するために、そのような各アレイを試験する。

【００３３】故障が適切に修理できると判定されたならば（そうでない場合には、故障を修理できないアレイを放棄する），故障を含むアレイの場所はわかっていることになり、故障の場所に対応する２進数を適切なヒューズを飛ばす、すなわちザッピングすることによりヒューズ３３８にプログラムする。

【００３４】図８ａは、さらに複雑な図６のごく一部ではあるが、それを代表する部分を示し、図８ｂは、典型的な故障を修理するために図７の制御装置ブロック３３０により発生されると考えられる代表的なタイミング波形を示す。

【００３５】手順を図示するために選択したこの例では、故障箇所は図８ａのスイッチ２０２にある。

【００３６】アレイ群の中の３番目のアレイであるスイッチ２０２の故障箇所を適正にマークし且つ指示するために、２進状態「００００００１０」（１０進数「２」と同等の２進数をヒューズ３３８にザッピングする（カウンタの数式の右側の最下位ビット）。

【００３７】当初、全てのレジスタ素子１９８，２００，２０２，２４０・・・はレジスタ入力線３０６の動作によって強制的に既知の状態となっている。このような状態の下で、クロッ線は論理値１の状態になる（ＯＲゲート３４２があるため）と同時に、同じ条件がレジスタ入力線３０６に供給される。制御装置３３６により制御されるレジスタ入力線３０６が図８ｂのタイミング図の線３０６の立下がり端によって指示されるように正規の論理値０の状態に降下した後、冗長レジスタクロック信号３１０及び３１２も同様に降下する。

【００３８】レジスタ入力線３０６の降下に続いて、システムクロックのサイクルごとに１つずつ、２つのインタリーブするクロックを発生するように設計されているクロック発生器３３２は出力をＯＲゲート３４２へ発生し続け、ＡＮＤゲート３４４に結合しているＯＲゲート３４２の出力は信号線３１０及び３１２の冗長レジスタクロックとなる。

【００３９】その間に、制御装置は２進カウンタ３３４にシステムクロックの各サイクルをカウントさせる。２進カウンタ３３４とヒューズ３３８とが整合（比較器３４０により確定される）に達する前に、出力線３４６はＡＮＤゲート３４４に冗長レジスタクロック３１０及び３１２を通過させる。

【００４０】しかしながら、２進カウンタ３３４がこの例について選択した前記の２進状態「００００００１０」に達すると、出力線３４６は状態を変えて、ＮＯＴ−ＡＮＤゲート３４４の動作によってそれ以降の冗長レジスタクロック３１０及び３１２を禁止する状態となる。

【００４１】図８ｂは、以上のクロック動作シーケンスに応答して生じるアドレススイッチ１９８，２００，２０２及び２０４の状態を示す。詳細にいえば、クロック３１２及び３１０のパルスごとに、これらの段はリップル方式で連続的に状態を変える。カウンタ３３４がヒューズブロック３３８と整合する状態に到達すると、冗長レジスタクロック３１２及び３１０は停止し、その後、冗長レジスタスイッチ１９８，２００，２０２，２０４他は装置に電力が供給されなくなるまでこの状態を保つ。

【００４２】ここまで説明した動作は、始めは、全てのトグルスイッチ（図４のスイッチ１２５〜１２５ⁿ 及び１３５〜１３５ⁿ など）が「右」を指す、すなわち、レジスタへの入力から外れるように切り換えられるような方式を示す。この実施形態では、故障が見出されない場合には、最も左側の２つのアレイ（第１のレジスタ段に最も近いアレイ）が遮断されるであろう。何らかの故障が検出され、前述のようにレジスタプログラミングによってその故障が修正されれば、その結果、それらのアレイが使用されるようになる。

【００４３】このように、本考案は、高度並列メモリ構造のメモリ列で検出された欠陥を、各メモリ列、すなわちアレイに結合するラッチ又はレーザーザッピング可能なヒューズに頼る必要なく迂回することにより冗長方式を実現する。図６及び図８ａに示すような状態スイッチ（反転対であることもある）を利用すると、チップ面積が維持されるばかりでなく、高度並列メモリ構造に対するアクセス時間は短縮される。従って、本考案は、設計を益々複雑にすると共に半導体デバイスを小型化することが要求される環境の中で、高度並列メモリ構造の歩留まりを向上させる。

【００４４】本考案を図１〜図８を参照しながら、いくつかのメモリ構造に重きをおいて特定して説明したが、図は単に例示を目的としているにすぎず、本考案を限定するものと解釈されるべきでないことを理解しなければならない。さらに、本考案の方法及び装置がメモリ構造における冗長を望むどのような用途でも有用であることは明白である。以上開示したような本考案の趣旨から逸脱せずに当業者は数多くの代替構成，変形，変更及び利用をなしうるものと考えられる。

【図面の簡単な説明】

【図１】４ビット幅のデータ経路と、「４列」セット
アレイメモリ構造への接続とを示す概念ブロック線図。

【図２】開放欠陥及び、短絡欠陥を伴う並列メモリ構
造の部分図。

【図３】高度並列メモリ構造で実現される従来の冗長
方法を示す図。

【図４】開放欠陥を伴う本考案の好ましい実施形態を
示す概念ブロック線図。

【図５】短絡欠陥を伴う本考案の好ましい実施形態を
示す概念ブロック線図。

【図６】本考案の好ましい実施形態を採用する冗長回
路。

【図７】本考案の冗長回路と関連して使用される制御
装置を示す図。

【図８】欠陥のあるメモリ列の場所を示す冗長回路の
部分図（ａ）と本考案の好ましい実施形態の冗長回路に
より実現されるステアリング論理のタイミング図
（ｂ）。

【符号の説明】

１１４並列メモリ構造１１６入力データ経路１１８，１２０，１２２，１２４スイッチ１２６出力データ経路１２５〜１２５ⁿ 冗長スイッチ１２８，１３０，１３２，１３４トグルスイッチ１３５〜１３５ⁿ 冗長スイッチ１３６余分のアレイ１３８開放欠陥１４０アレイ１４２余分のアレイ１４４並列メモリ構造１４６入力データ経路１４８，１５０，１５２，１５４トグルスイッチ１５５〜１５５ⁿ 冗長スイッチ１５６出力データ経路１５８，１６０，１６２，１６４トグルスイッチ１６５〜１６５ⁿ 冗長スイッチ１７０，１７１アレイ１７６冗長回路１７８短絡欠陥１８０，１８２，１８４，１８６，１８８，１９０書
込み制御線１９２データ線１９７ステアリング論理スイッチ１９８状態スイッチ２１０，２１２アドレススイッチ２３４，２３６接地スイッチ２５８，２６０，２８２，２８４データスイッチ２８３〜２９７，２８３′〜２９７′ 出力線３０６操向モード線３０７操向論理スイッチ３１０，３１２クロック線３１４伝播スイッチ３３０制御装置

Claims

【実用新案登録請求の範囲】

【請求項１】メモリ構造アドレス制御信号にしたがっ
て複数のメモリアレイを有するメモリ構造からデータを
読み書きするようにそのメモリ構造に接続したデータ経
路を具備するメモリ構造における、前記アレイに存在す
ると検出された欠陥を迂回する回路において，前記メモ
リ構造に追加されるＭ列の予備アレイと；アドレス制御
信号及びデータ経路に接続され、アドレス制御信号によ
り識別されたアレイへデータを導くと共に、そのアレイ
からデータを取出すアドレススイッチと；そのアドレス
スイッチに接続され、あるアレイとそのアレイからＭ列
分離間して位置しているそれに代わるアレイとに選択的
に接続できるようになっており、１つのアレイに欠陥が
検出された場合に、その欠陥のあるアレイと予備アレイ
との間にあるスイッチの状態が変化して、それぞれ代り
のアレイに接続することにより、データを欠陥のあるア
レイを迂回するように転向させるデータスイッチとを有
することを特徴とする欠陥を迂回する回路。
【請求項２】メモリ構造アドレス制御信号にしたがっ
て複数のメモリアレイを有するメモリ構造からデータを
転送し、メモリ構造へ転送されるようにそのメモリ構造
に接続したデータ経路を具備するメモリ構造における、
制御装置により前記アレイに存在すると検出された欠陥
を迂回する回路において，前記メモリ構造に追加される
Ｍ列の予備アレイと；アドレス制御信号及びデータ経路
に接続され、アドレス制御信号により識別されたアレイ
へデータを導くと共に、そのアレイからデータを取出す
アドレススイッチと；アドレススイッチに接続され、１
つのアレイとそのアレイからＭ列だけ離て位置している
それに代わるアレイとに選択的に接続できるように切り
替わるデータスイッチと；各データスイッチに接続さ
れ、アレイに欠陥があるか否かを指示するとともに、第
１の状態切換え手段が制御装置に接続されている状態切
換え手段と；第１の状態切換え手段が受信した信号を残
りの状態切換え手段へ伝搬する状態切換え手段相互の間
に接続された伝搬手段とを具備し、１つのアレイの欠陥
が検出された場合、制御装置により第１の状態切換え手
段へその欠陥を含むアレイを識別する信号が出力され、
その信号は伝搬手段を介して状態切換え手段を通して伝
搬し、欠陥のあるアレイから予備アレイとの間にあるア
レイを接続するデータスイッチの状態が代りのアレイに
接続するように変化し、それにより、データを欠陥のあ
るアレイを迂回するように転向させることを特徴とする
欠陥を迂回する回路。
【請求項３】メモリ構造アドレス制御信号にしたがっ
て複数のメモリアレイを有するメモリ構造からデータを
読み書きするようにそのメモリ構造に接続したデータ経
路を具備するメモリ構造における、制御装置により前記
アレイに存在すると検出された欠陥を迂回する回路にお
いて，前記メモリ構造に追加されるＭ列の予備アレイ
と；アドレス制御信号及びデータ経路に接続し、アドレ
ス制御信号により識別されるアレイへデータを導くと共
に、そのアレイからデータを取出すアドレススイッチ
と；アドレススイッチに接続され、１つのアレイとその
アレイからＭ列だけ離間して位置してるそれに代わるア
レイに選択的に接続できるように切り替わるデータスイ
ッチと；各データスイッチに接続され、アレイに欠陥が
あるか否かを指示するとともに、第１の状態切換え手段
が制御装置に接続されている状態切換え手段と；第１の
状態切換え手段が受信した信号を残りの状態切換え手段
へ伝搬する状態切換え手段相互の間に接続された伝搬手
段とを具備し、１つのアレイの欠陥が検出された場合、
制御装置により第１の状態切換え手段へ、その欠陥を含
むアレイを識別する信号が出力され、その信号は伝搬手
段を介して状態切換え手段を通して伝搬し、欠陥のある
アレイから予備アレイの間にあるアレイを接続するデー
タスイッチの状態が代りのアレイを接続するように変化
し、それにより、データを欠陥のあるアレイを迂回する
ように転向させることを特徴とする欠陥を迂回する回
路。