JPS59220818A - 信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発ｒ！Ｊｔａ、ｂ信号発生装置、特にディジタル符号
で表現された信号波形のパルス信号を発生させるディジ
タル信号発生装置にかいて、遅延標本化信号に同期をと
り、標本化１１号から任意に設定された所定の遅延時間
後にディジタル符号で表現された波形信号の符号化ピッ
トパルス信号を順次出力するようにした信号発生装置に
関するものである。

従来のディジタル信号発生装置は、第１図に示されてい
る↓うにディジタル符号で表現された波形信号の符号化
ビットノクルス信号を標本化信号に同期して発生させる
信号発生回路１からの出力ｆ（ｔ）、すなわち前記符号
化ピットノξルス信号を当該信号発生回路１の次段に設
けられた遅延回路２でΔを遅延させ、標本化信号ｆ８の
受信からΔを遅延しｆｃ　ｆ　（ｔ−Δｔ）の符号化ピ
ットノξルス（Ｔｈ号ｔＳ生させていた。

ところで、ディジタル４８号処理の利点は、１つの標本
化周期内ＶＣ１つの回路で幾つもの信号を処理する時分
割多重処理ができることである。従力（つて信号発生装
置に卦いても例えば、第２図に示す時分割多重処理の動
作説明図！に−おいて、標本化信号Ｓ、と８．との標本
化周期Ｔ　ｆ　ｎに時分割したとき、チャンネル１（Ｏ
ＨＩ）に所望伝号を力える場合は標本化信号８．ＶＣ同
期して乃えるが、チャンネル２　（ＯＨ２）　、チャン
ネル３（ＯＨ３）、・・・・・・に所望信号を力える場
合録停不化イａ号Ｓ、〃１らΔｔ１．ΔＬ１＋・・・・
・・遅れて与える必要がある。

また信号処理を高速化するためのノクイゾライン式の処
理回路に試験信号金与える場合、縦続接続された／Ｖ　
ｚｆシライン処理の各段に試験信号を与えるためには、
標本化信号からの遅延を任意に可変できる必要がある。

ディジタル信号処理回路の試ｒ！ｊｉまたは保守で使用
する信号発生装置は、標本化信号に同期して所望信号を
出力するたりでなく、前記説明の如く標本化信号からの
遅延全任意に設定できることが要請されている。

従来のディジタル信号発生装置は、第１図で説明した如
く標本化信号ｆ８に同期して信号発生回路１から符号化
ピットノ？ルス信号ｆ　（ｔ）　紮発生させ、シフトレ
ジスタ等を用いた遅延回路２でΔを遅延させ／（１−Δ
ｔ）を得ているため％遅延時間を任意に設定したり、遅
延時間の範囲を大きくすると遅延素子全何段も重ねるよ
うになり、回路規模が犬きくなったり、回路構成が復雑
化する欠点があった。特に信号発生回路１がらノぐラレ
ルに符号化ビントノぐルス信号を出力する場合は各ピン
トごとに遅延回路２を設けなければならないので、ピッ
ト数が多くなると、そして遅延時間が犬きくなると前記
の欠点が更に拡大する。

本発明は、上記の欠点全解決することを目的として訃り
、信号発生回路から遅延標本化信号に同期して符号化ピ
ットノ々ルス信号全発生させるに当り、前記標本化信号
を所望の遅延時間遅らせた上で信号発生回路に対し遅延
標本化信号を与える形態にし、信号発生回路から出力さ
れる符号化ピントパルス信号がシリアルまｔはノξラレ
ルの如何にかかわらず、常に所望の遅延した符号化ビン
トノξルス信号が得られる信号発生装置を提供すること
を目的としている。そのため受信した標本化信号全任意
の時間遅延させて出力する可変遅延回路と、ディジタル
符号で具現された波形信号を前記遅延された標本化信号
によって読出すことＩＣより任意に設定された遅延後に
前記ディジタル符号で表現された波形信号を発生させる
信号発生回路とを備えたことを特徴としている。以下第
３図以降の図面を参照しながら説明する。

第３図は本発明に係る信号発生装置の基本構成。

第４図は第３図の具体的−実施例摺電、第５図は正弦波
全出力波形とする波形説明図を示している。

第３．図において、３に信号発生回路であって第１図の
信号発生回路ＩＫ、対応している。４は可変遅延１す１
路であって外部から任意に設定された遅延時間Δｔだけ
標本化信号を遅延させた遅延標本化信号全出力する。従
がって標本化信号は可変遅延回路４でΔを遅延され友前
記遅延標本化（Ｆｆ号となり、信号発生回路３へ前記遅
延標本化信号として入力され、これにより標本化信号か
らΔＬ遅れた符号化ピットノξルス信号ｆ（を−Δｔ）
が信号発生回路３より出力される。

第４図において、３，４は第３Ｎのものに対応している
。５にレジスタであって当該レジスタ５に外部から任意
にセントされるスデンノ゛数設定・旧号のステップ数の
データを保持Ｊるもの、６は加（す１回路であってレジ
スタ５ｅこセントされたステップ数と後で説明するアド
レスレジスタ８ＶＣセツトされている数とｔ加算するも
の、７６、比較回路であって予め記憶している同定の標
本化数値Ｎ（後に詳しく説明する）と、前記加算回路（
）の出方とを比較し、加算回路６の出力が標本化数値Ｎ
以下の場合は加算回路６の出力をそのまま出力し、加算
回路６の出力が標本化数値Ｎ以上の場合は加算回路６の
出力から標本化数値Ｎｉ引いた値全出力するもの、８は
アドレスレジスタであって比較回路７から出力されてい
る値、すなわち次［説明するメモリの番地を指定するデ
ータが可変遅延回路４から出力される標本化信号の受信
を基単にしてΔを遅延された遅延標本化信号によってセ
ントされるもの、９はメモリであってディジタル符号で
表現された信号波形の符号化ピットノ々ルス信号を格納
しているＲＯＭまたはＩ’ＬＡＭ、１０はパルス発生回
路、１１はカウンタであってパルス発生回路１０で発生
しｔ）ξルス全カウントするとともに。

標本化信号の受信ＩＣよってカウンタ１１のカウント値
が零にリセットされるもの、１２はレジスタであって標
本化信号全Δを遅延させる遅延時間設定信号のデータ全
保持するもの、１３は一致回路ソアってレジスタ１２に
セントされたΔｔの遅延データ値とカウンタ１１のカウ
ント値とが一致したとき遅延標本化信号を出力するもの
である。

次に第４図の動作を第５図の波形説明図音用いて説明す
る。

メモリ９には予めアナログ信号波形、例えば第５図に示
された正弦波波形全一定周期（サンプリング周期）で標
本化し、量子化したうぇそ更に符号化して得られた符号
化ピットノぐルス信号をデータとして一波形分格納して
おく。この波形の標本化数を前記のＮに採っておく。そ
してレジスタ５にはステップ数設定信号によってステッ
プ数ｋをセット【７ておき、またΔｔの遅延標本化信号
を得るためレジスタ１２には遅延時間設定信号によって
遅延データ値Ｋをセントしておく。

可変遅延回路４の動作全光に説明すると、カウンタ１１
はノξルス発生回路１０’″ｒ：発生したノセルス全カ
ウントシ、そのカウント値全一致回路１３へ出力するが
、カウンタ１１で標本化信号を受信する毎にそのカウン
ト値が零にリセットされる。一致回路１３Ｋにレジスタ
１２にセットされり遅延データ値Ｋが入力されており、
カウンタ１１のカウント数がＫになると、当該一致回路
１３は一致信号を出力する。すなわち標本化信号からΔ
を遅延した遅延標本化信号が得られる。これから判る↓
うにレジスタ１２にセントする遅延データ値にとパルス
発生回路１０のパルス周期とに↓つ−Ｃ遅延時間Δｔが
定まる。従がってレジスタ１２に遅延データ値に＝０を
セットしておくと、遅延時間Δ１＝０の遅延標本化信号
が得られる、。

以上の説明から判るように標本化信号を受信する毎にΔ
を遅延した遅延標本化信号が可変遅延回路４から出力さ
れる。

一方信号発生回路３にさいては、レジスタ５にセットさ
れたステップ数ｋが５例えば「３」にセントされている
ものとして説明すると、当該「３」が加算回路６に入力
され、アドレスレジスタ８の初期値「０」と加算されて
、加算回路６から「３」が比較回路７へ出力される。比
較回路７では第５図に示されている標本化数値Ｎ＝１０
００と加算回趙６からの出力「３」とを比較する。前記
説明の如く加算回路６からの出力「３」が標本化数値Ｎ
　＝１０００より小さいので、加算回路６からの出力「
３」がそのままアドレスレジスタ８へ向けて出力される
。

当該アドレスレジスタ８へ前記説明の標本化信号からΔ
を遅延した遅延標本化信号が入力すると、「３」がアド
レスレジスタ８にセットされ、メモリ９の３番地をアク
セスする。これにエリメモリ９の３番地に格納されてい
る符号化ビントノξルス信号のデータＮ３が読出される
。アドレスレジスタ８にセットされた比較回路７からの
出力「３」は加算回路５に入力され、当該「３」とレジ
スタ５にセットされているステップ数に＝３とが加算さ
れ、加算回路６から「６」が出力される。前と同様に比
較回路７では当該「６」がアドレスレジスタ８に向けて
出力され、標本化信号からΔを遅延した遅延標本化信号
によって「６」がアドレスレジスタＢｖｃセントされる
。これによってメモリ９から符号化ビントノξルス信号
のデータＮ、Ｉが読出される。以下同様にして標本化信
号からΔを遅延した遅延標本化信号が可変遅延回路４か
ら４’Ｔ号発生回路３へ出力される毎に符号化ビットパ
ルス信号のデータＮ、。

Ｎｌ、、・・・・・・がメモリ９から１暇に読出される
。このようにして信号発生回路３から正弦波の１波形が
出力される。

加算回路６からの出力がｒ　］００２Ｊになると、当該
ｒ　１００２Ｊは標本化数値Ｎ＝１０００よシ犬である
ので、比較回路７ｉｆ−ｔ］００２−１０００＝２の「
２」をアドレスレジスタ８に向けて出力する。以下前と
同様に、標本化信号からΔを遅延した遅延４″１λ本化
信号によって当該「２」がアドレスレジスタ８にセット
され、メモリ９から符号化ビットパルス信号のデータＮ
２が読出される。以下全く同様にしてメモリ９から２つ
おきの符号化ビットパルス信号のデータＮ５　＊　”８
　＋・・・・・・が順次読出され、次の正弦波形が信号
発生回路３から出力される。　　・第５図から明らかな
ように、し・クスタ５にセットするステップ数１（、標
本化数値Ｎ及び標本化信号の周期によって正弦波の発振
周波数が決定され、またレジスタ１２にセットされた遅
延データ値にと）ξルス発生回路１０のノ々ルス周期と
によっで（票本化信号からΔを遅延した正弦波の符号化
ビットパルス信号を得ることができる。

メモリ９に任意の信号波形についてのデータを格納して
おけば、その波形について所望の遅延した信号を発生さ
せることができ、！！、た異なつ比信号波形を連続的に
発生させることもでさる。

可変遅延回路４について、第・黍図ではノぐルス発生回
路１０の発撮周波数全一定にしておき、レジスタ１２に
セットする遅延データ値Ｋを可変とすることによってΔ
ｔ’を変化させているが、逆にレジスタ１２にセットさ
れる遅延データ値Ｋを一定にしておき、ノぞルス発生回
路１０の発振周波数を変化させることに工っても前記Δ
ｔｔ−可変とすることもできる。更に遅延時間設定信号
（第４図）によって動作時間を可変とする高速タイマ回
路によっても前記Δｔを変化させることができ、この種
の高速タイマ回路等も第４図で示されている可変遅延回
路４の中に含まれる。

以上説明した如く、本発明によれば、標本化信号から任
意の時間遅延した所望の信号を容易に発生することがで
き、しかも信号発生回路以後で遅延させていないので遅
延回路が簡単で済む。信号発生回路から出力される符号
化ビット・クルス信号をノぞラレルで出力しなければな
らない場合この効果に一段と高くなる。そして広い範囲
で容易に遅延時間を可変設定することができるので、デ
ィジタル信号処理回路の試験や保守用の信号発生装置と
して利用するとき有益となる。

【図面の簡単な説明】

第１図は従来の信号発生装置の基本構成、第２図は時分
割多重化処理の動作説明図、第３図は本発明に係る信号
発生装置の基本構成、第４図は第３図の具体的一実施例
構成、第５図は正弦波を出力波形とする波形説明図を示
してφる。 図中、１は信号発生回路、　２ｔｊ、遅延回路、３は信
号発生回路、４は可変遅延回路、５はレジスタ。 ６は加算回路、７は比較回路、８はアドレスレジスタ、
９はメモリ、１０はパルス発生回路、１１はカウンタ、
１２はレジスタ、１３は一致回蕗をそれぞれ表わしてい
る。 第１０ ■ 第２図

Claims (1)

【特許請求の範囲】
1. 受信した標本化信号を任意の時間遅延させて出力する可
   変遅延回路と、ディジタル符号で表現された波形信号を
   前記遅延された標本化信号に裏って読出すことにより任
   意に設定された遅延時間後に前記ディジタル符号で表現
   された波形信号を発生させる信号発生回路とを備えた信
   号発生装置。