CN114863965A - 存储器装置及其操作方法以及半导体设备 - Google Patents

存储器装置及其操作方法以及半导体设备 Download PDF

Info

Publication number
CN114863965A
CN114863965A CN202111261054.XA CN202111261054A CN114863965A CN 114863965 A CN114863965 A CN 114863965A CN 202111261054 A CN202111261054 A CN 202111261054A CN 114863965 A CN114863965 A CN 114863965A
Authority
CN
China
Prior art keywords
clock signal
signal
memory device
warm
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111261054.XA
Other languages
English (en)
Inventor
蔡炅敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114863965A publication Critical patent/CN114863965A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Abstract

本申请涉及存储器装置及其操作方法以及半导体设备。一种存储器装置包括：时钟发生器，其基于外部时钟信号来生成数据处理时钟信号；以及输入/输出电路，其基于数据处理时钟信号来执行向/从外部装置发送/接收数据的数据发送/接收操作，其中，时钟发生器包括预热操作控制器，该预热操作控制器生成用于将外部时钟信号的一部分时段识别为虚设信号的预热使能信号，并且当检测到暂时停止外部时钟信号的切换的暂停时段时，该预热操作控制器重置预热使能信号。

Description

存储器装置及其操作方法以及半导体设备
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种存储装置和操作该存储装置的方法。
背景技术
存储装置被配置为响应于主机装置(例如，计算机或智能电话)的控制而存储数据。存储装置可包括存储数据的存储器装置以及控制存储器装置的存储控制器。存储器装置可被分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置只要供电就可保持数据，在没有供电的情况下可丢失所存储的数据。易失性存储器装置的类型可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置即使在没有供电的情况下也不会丢失数据。非易失性存储器装置的类型可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。
发明内容
本公开的各种实施方式涉及一种能够在数据发送/接收操作中实现改进的预热循环操作的存储器装置。
根据一个实施方式，一种存储器装置可包括：时钟发生器，其基于外部时钟信号来生成数据处理时钟信号；以及输入/输出电路，其基于数据处理时钟信号来执行向/从外部装置发送/接收数据的数据发送/接收操作，其中，时钟发生器包括预热操作控制器，该预热操作控制器生成用于将外部时钟信号的一部分时段识别为虚设信号的预热使能信号，并且当检测到暂时停止外部时钟信号的切换的暂停时段时重置预热使能信号。
根据一个实施方式，一种操作存储器装置向/从外部装置发送/接收数据的方法可包括以下步骤：接收外部时钟信号；生成预热使能信号以将外部时钟信号的一部分时段识别为虚设信号；基于预热使能信号和外部时钟信号来生成数据处理时钟信号；检测暂时停止外部时钟信号的切换的暂停时段；以及当检测到暂停时段时，重置预热使能信号。
根据一个实施方式，一种半导体设备可包括：操作控制电路，其被配置为根据第一时钟信号来执行操作；以及时钟发生电路，其被配置为响应于第二时钟信号的启用，在所述启用之后的预定时间量处将预热使能信号使能以启用第一时钟信号，第二时钟信号具有前导停用时间区段并且第一时钟信号具有滞后停用时间区段，并且当检测到滞后停用时间区段时，将预热使能信号禁用。
附图说明
图1是示出根据本公开的实施方式的存储装置的框图；
图2是示出根据本公开的实施方式的存储器装置的框图；
图3是示出根据本公开的实施方式的存储块的框图；
图4是示出根据本公开的实施方式的外部时钟信号的图案的图；
图5是示出根据本公开的实施方式的预热循环操作的图；
图6是示出暂停时段之后的传统预热循环操作的图；
图7是示出根据本公开的实施方式的包括暂停时段的预热循环操作的时序图；
图8是示出根据本公开的实施方式的时钟发生器的框图；
图9是示出根据本公开的实施方式的暂停检测器的框图；
图10是示出根据本公开的实施方式的计数器控制器的框图；
图11是示出根据本公开的实施方式的环形振荡器的图；
图12是示出根据本公开的实施方式的计数器控制器的时序图；
图13是示出根据本公开的另一实施方式的存储控制器的框图；
图14是示出根据本公开的实施方式的存储卡系统的框图；
图15是示出根据本公开的实施方式的固态驱动器(SSD)系统的框图；以及
图16是示出根据本公开的实施方式的用户系统的框图。
具体实施方式
示出根据本说明书中所公开的概念的实施方式的结构或功能描述以根据各种实施方式的概念可如何执行来描述实施方式。下面的描述并非限制本发明。
根据在附图中示出并在说明书中描述的概念和实施方式，可对实施方式应用各种修改和改变。然而，本公开的各种实施方式不限于本文中的公开，并且包括未脱离本公开的范围的所有改变、等同物或替代。在描述那些实施方式时，省略对本公开所属领域熟知的技术的描述，并且省略对不与本公开直接相关的技术的描述。
以下，将参照附图详细描述本公开的各种实施方式。
图1是示出根据本公开的实施方式的存储装置1000的框图。
参照图1，存储装置1000可包括存储器装置100和存储控制器200。
存储装置1000可被配置为响应于主机2000的控制而存储数据。存储装置1000的示例可包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、显示装置、平板PC和车载信息娱乐系统。
存储装置1000可根据与主机2000的通信方法所对应的主机接口被制造成各种类型的存储装置中的一种。例如，存储装置1000可被配置成各种类型的存储装置中的任一种，例如固态驱动器(SSD)、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和/或记忆棒。
存储装置1000可被制造成各种类型的封装中的任一种。例如，存储装置1000可按各种类型的封装类型中的任一种制造，例如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储器装置100可存储数据或利用所存储的数据。更具体地，存储器装置100可响应于存储控制器200的控制而操作。另外，存储器装置100可包括多个存储器管芯，其包括具有存储数据的多个存储器单元的存储器单元阵列。
存储器单元可以是存储1比特数据的单级单元(SLC)、存储2比特数据的多级单元(MLC)、存储3比特数据的三级单元(TLC)和存储4比特数据的四级单元(QLC)。
存储器单元阵列可包括多个存储块。存储块可包括多个存储器单元。存储块可包括多个页。页可以是用于将数据存储在存储器装置100中的单位，或者用于读取存储在存储器装置100中的数据的单位。
存储器装置100的示例可包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移矩随机存取存储器(STT-RAM)。为了说明方便，假设存储器装置100是NAND闪存。
存储器装置100可从存储控制器200接收命令和地址。存储器装置100可被配置为访问存储器单元阵列中的响应于所接收的地址而选择的区域。当存储器装置100访问所选区域时，存储器装置100可对应于所接收的命令对所选区域执行操作。例如，存储器装置100可执行写(编程)操作、读操作和擦除操作。编程操作可指存储器装置100将数据写到通过地址选择的区域中的操作。读操作可指存储器装置100从通过地址选择的区域读取数据的操作。擦除操作可指存储器装置100擦除存储在通过地址选择的区域中的数据的操作。
根据一个实施方式，存储器装置100可包括时钟发生器300。时钟发生器300可从外部装置(例如，存储控制器200或主机2000)接收外部时钟信号，并且可使用所接收的外部时钟信号来生成内部时钟。时钟发生器300可基于内部时钟来生成数据处理时钟信号，存储器装置100在向/从外部装置发送/接收数据时使用该数据处理时钟信号。存储器装置100可基于数据处理时钟信号来执行向/从外部装置发送/接收数据的数据发送/接收操作。
存储控制器200可控制存储装置1000的一般操作。更具体地，当电力被施加到存储装置1000时，存储控制器200可执行固件FW。固件FW可包括：主机接口层(HIL)，其接收从主机2000输入的请求或者向主机2000输出响应；闪存转换层(FTL)，其管理主机2000的接口与存储器装置100的接口之间的操作；以及闪存接口层(FIL)，其向存储器装置100提供命令或者从存储器装置100接收响应。
存储控制器200可从主机2000接收数据和逻辑地址LA，并且将逻辑地址LA转换为指示存储存储器装置100中的数据的存储器单元的地址的物理地址PA。逻辑地址LA可以是逻辑块地址LBA，物理地址PA可以是物理块地址PBA。
存储控制器200可应主机2000的请求控制存储器装置100执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、物理块地址和数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和物理块地址。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和物理块地址。
根据本公开的一个实施方式，存储控制器200可控制存储器装置100响应于来自主机2000的读请求而执行读操作。另外，当读操作失败时，存储控制器200可控制存储器装置100执行读重试操作以通过改变读电压的电压电平来重试读操作。
存储控制器200可应主机2000的请求控制存储器装置100执行编程操作、读操作或擦除操作而不管来自主机2000的请求。例如，存储控制器200可在例如损耗平衡、垃圾收集和读回收的后台操作期间控制存储器装置100执行编程操作、读操作或擦除操作。
主机2000可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来与存储装置1000通信。
图2是示出根据本公开的一个实施方式的存储器装置100的框图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
图2所示的存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过行线RL联接到行解码器121。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。多个存储块BLK1至BLKz可通过位线BL1至BLn联接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。根据一个实施方式，多个存储器单元可以是非易失性存储器单元。联接到同一字线的存储器单元可被定义为一个页。因此，存储块可包括多个页。
包括在存储器单元阵列110中的存储器单元可包括存储单个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。
外围电路120可被配置为响应于控制逻辑130的控制而对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。换言之，外围电路120可响应于控制逻辑130而驱动存储器单元阵列110。例如，外围电路120可响应于控制逻辑130的控制而将各种操作电压施加到行线RL和位线BL1至BLn或者使所施加的电压放电。
更具体地，外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。根据一个实施方式，字线可包括正常字线和虚设字线。另外，行线RL还可包括管选择线。
行解码器121可被配置为响应于控制逻辑130的控制而操作。行解码器121可从控制逻辑130接收行地址RADD。更具体地，行解码器121可被配置为将行地址RADD解码。行解码器121可根据解码的地址选择存储块BLK1至BLKz当中的至少一个存储块。行解码器121可根据解码的地址选择所选存储块的至少一条字线WL以将电压发生器122所生成的电压施加到至少一条字线WL。
在一个实施方式中，在编程操作期间，行解码器121可将编程电压施加到所选字线并将具有比编程电压更低的电压电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将大于验证电压的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将大于读电压的读通过电压施加到未选字线。
根据一个实施方式，存储器单元阵列110的擦除操作可以以至少一个存储块为单位执行。在擦除操作期间，行解码器121可根据解码的地址选择存储块之一，并且行解码器121可将接地电压施加到与所选存储块联接的字线。
电压发生器122可响应于控制逻辑130的控制而操作。更具体地，电压发生器122可被配置为响应于控制逻辑130使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压和擦除电压。换言之，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。
根据一个实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可用作存储器单元阵列110的操作电压。
根据一个实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且通过响应于控制逻辑130的控制选择性地启用多个泵浦电容器来生成多个电压。所生成的多个电压可通过行解码器121供应给存储器单元阵列110。
页缓冲器组123可包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn可响应于控制逻辑130的控制而操作。更具体地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作期间感测第一位线BL1至第n位线BLn中的电压或电流。
在编程操作期间，当在编程操作期间编程脉冲被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传送至所选存储器单元。可根据所传送的数据DATA对所选页的存储器单元进行编程。联接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。
在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可分别通过第一位线BL1至第n位线BLn从所选存储器单元读取页数据。
在读操作期间，响应于列解码器124的控制，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并且可将所读取的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将命令CMD和地址ADDR从存储控制器200传送至控制逻辑130，或者可与列解码器124交换数据DATA。
在读操作或验证操作期间，感测电路126可响应于允许比特信号VRYBIT而生成基准电流并且将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特信号VRYBIT来控制外围电路120。
另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。另外，控制逻辑130可控制页缓冲器组123以将包括通过信号PASS或失败信号FAIL的验证操作暂时存储在页缓冲器组123中。更具体地，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定存储器单元的编程状态。例如，当存储器单元作为三级单元(TLC)操作时，控制逻辑130可确定存储器单元的编程状态是否为擦除状态E或第一编程状态P1至第七编程状态P7之一。
图3是示出根据本公开的实施方式的存储块BLKi的框图。
参照图3，存储块BLKi可联接到并行布置在第一选择线和第二选择线之间的多条字线。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。具体地，存储块BLKi可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，并且源极线SL可共同联接到串ST。由于串ST可具有相同的配置，所以作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。各个串ST可包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST以及比图3所示的存储器单元F1至F16的数量必须更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的联接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块BLKi可包括与字线WL1至WL16的数量一样多的物理页PPG。
存储器单元可以是存储1比特数据的单级单元(SLC)、存储2比特数据的多级单元(MLC)、存储3比特数据的三级单元(TLC)和存储4比特数据的四级单元(QLC)。
单级单元(SCL)可包括一比特数据。单级单元的一个物理页PPG可存储一个逻辑页(LPG)数据。一个LPG数据可包括与包括在一个物理页PPG中的单元的数量一样多的数据比特。
多级单元(MLC)、三级单元(TLC)和四级单元(QLC)可存储两比特或更多比特的数据。一个物理页PPG可存储与两个或更多个逻辑页LPG对应的数据。
图4是示出根据本公开的一个实施方式的外部时钟信号的图案的图。
图4示出第一外部时钟信号41和第二外部时钟信号42。存储器装置100可基于从外部装置输入的外部时钟信号来生成数据处理时钟信号。外部时钟信号可以按照在0和1之间重复地切换并且包括暂时停止切换的暂停时段的数字信号的形式输入。
例如，第一外部时钟信号41可以按照在0和1之间重复地切换的数字信号的形式输入。另外，第二外部时钟信号42可以按照重复地切换并且包括暂时停止切换的暂停时段的数字信号的形式输入。
图5是示出根据本公开的一个实施方式的预热循环操作的图。
参照图5，第一信号集51可包括第一数据处理时钟信号CLK_DP1，第二信号集52可包括第二数据处理时钟信号CLK_DP2。如图5所示，包括在第一信号集51中的第一数据处理时钟信号CLK_DP1可基于外部时钟信号EXT_CLK1来生成。在第一信号集51中，在输入外部时钟信号EXT_CLK1之后，可没有故意延迟地生成第一数据处理时钟信号CLK_DP1。换言之，第一信号集51可对应于不包括预热循环操作的一般时钟操作。
另一方面，包括在第二信号集52中的第二数据处理时钟信号CLK_DP2可响应于预热使能信号WARM_EN而生成。更具体地，在第二信号集52中，外部时钟信号EXT_CLK2可被识别为虚设信号直至施加预热使能信号WARM_EN，并且可在施加预热使能信号WARM_EN之后基于外部时钟信号EXT_CLK2生成第二数据处理时钟信号CLK_DP2。
随着存储器装置100和外部装置之间的数据交换速率增加，出现了信号完整性问题。当时钟以高速率切换时，由于通道效应，特别是在早期阶段，信号完整性问题可能成为问题。存储器装置100可将初始区段期间的时钟切换识别为虚设的，以避免信号完整性问题。换言之，预热循环操作可控制存储器装置100以使得外部时钟信号的一部分时段可被忽略。另外，存储器装置100可通过预热循环操作来防止当外部时钟切换时在早期阶段由通道效应导致的信号完整性问题。
图6是示出暂停时段之后的传统预热循环操作的图。
图6示出在暂停时段之后外部时钟信号EXT_CLK恢复时根据传统方法生成的数据处理时钟信号CLK_DP。更具体地，当外部时钟信号EXT_CLK被输入到传统存储器装置时，传统存储器装置可将在预热使能信号WARM_EN输入之前输入的外部时钟信号EXT_CLK识别为虚设信号。然而，根据传统方法，在外部时钟信号EXT_CLK的切换操作暂时停止的暂停时段之后，可能不存在用于重置预热使能信号WARM_EN的信号和配置。因此，由于预热使能信号WARM_EN在执行预热循环操作之后保持使能，所以可能出现信号完整性问题。
图7是示出根据本公开的一个实施方式的包括暂停时段的预热循环操作的时序图。
参照图7，示出外部时钟信号EXT_CLK、内部时钟信号INT_CLK、预热使能信号WARM_EN、数据处理时钟信号CLK_DP、计数使能信号CNT_EN、计数检查信号CNT_CHK和预热重置信号RST_PAUSE的时序图。
首先，当存储器装置100从外部时钟接收外部时钟信号EXT_CLK时，存储器装置100可基于外部时钟信号EXT_CLK将内部时钟信号INT_CLK提供到存储器装置100中。另外，存储器装置100可在预定时间段之后生成预热使能信号WARM_EN。
另外，存储器装置100可基于外部时钟信号EXT_CLK来生成内部时钟信号INT_CLK。如图7所示，内部时钟信号INT_CLK可以是外部时钟信号EXT_CLK的延迟版本，因此内部时钟信号INT_CLK的暂停时段可滞后于外部时钟信号EXT_CLK的暂停时段。更具体地，存储器装置100可根据内部时钟信号INT_CLK和预热使能信号WARM_EN来生成数据处理时钟信号CLK_DP。如图7所示，数据处理时钟信号CLK_DP可以是内部时钟信号INT_CLK的延迟版本，因此数据处理时钟信号CLK_DP的暂停时段可滞后于外部时钟信号EXT_CLK的暂停时段。当生成数据处理时钟信号CLK_DP时，存储器装置100可生成计数使能信号CNT_EN。存储器装置100可响应于计数使能信号CNT_EN对数据处理时钟信号CLK_DP的切换次数进行计数。更具体地，存储器装置100可检测数据处理时钟信号CLK_DP的边沿以对数据处理时钟信号CLK_DP的切换次数进行计数。存储器装置100可通过将每预定时段(例如，计数检查信号CNT_CHK的时段)计数的数据处理时钟信号CLK_DP的切换次数与预定次数进行比较来检查数据处理时钟信号CLK_DP的状态。
另外，当数据处理时钟信号CLK_DP处于暂停状态时，存储器装置100可生成预热重置信号RST_PAUSE并禁用计数使能信号CNT_EN。更具体地，当数据处理时钟信号CLK_DP的切换次数大于或等于预定次数时，存储器装置100可保持预热使能信号WARM_EN和计数使能信号CNT_EN使能。另一方面，当数据处理时钟信号CLK_DP的切换次数小于预定次数时，存储器装置100可生成预热重置信号RST_PAUSE并禁用计数使能信号CNT_EN。换言之，当数据处理时钟信号CLK_DP处于暂时停止数据处理时钟信号CLK_DP的切换的暂停状态时，存储器装置100可重置(即，禁用)预热使能信号WARM_EN和计数使能信号CNT_EN。
此后，当检测到外部时钟信号EXT_CLK时，存储器装置100可按相同的方式执行预热循环操作。
图8是示出根据本公开的一个实施方式的时钟发生器300的框图。
参照图8，时钟发生器300可包括预热操作控制器310和暂停检测器320。
时钟发生器300可基于从外部时钟输入的外部时钟信号EXT_CLK生成数据处理时钟信号CLK_DP。更具体地，时钟发生器300可包括接收器。接收器可从外部时钟接收外部时钟信号EXT_CLK。接收器可将内部时钟信号INT_CLK(基于外部时钟信号EXT_CLK)传送至预热操作控制器310和与运算器。
当检测到内部时钟信号INT_CLK时，预热操作控制器310可生成预热使能信号WARM_EN。更具体地，在从接收器接收到内部时钟信号INT_CLK之后过去预定时间量之后，预热操作控制器310可生成预热使能信号WARM_EN。所生成的预热使能信号WARM_EN可被提供给与运算器。基于内部时钟信号INT_CLK和预热使能信号WARM_EN，与运算器可输出数据处理时钟信号CLK_DP。即，当预热使能信号WARM_EN被使能时，与运算器可输出内部时钟信号INT_CLK作为数据处理时钟信号CLK_DP。
暂停检测器320可接收数据处理时钟信号CLK_DP并且基于所接收的数据处理时钟信号CLK_DP确定是否存在暂时停止数据处理时钟信号CLK_DP的切换的暂停时段。另外，当暂停检测器320确定存在暂停时段时，暂停检测器320可向预热操作控制器310传送预热重置信号RST_PAUSE。
预热操作控制器310可基于从暂停检测器320接收的预热重置信号RST_PAUSE重置预热循环操作。更具体地，当预热操作控制器310从暂停检测器320接收预热重置信号RST_PAUSE时，预热操作控制器310可禁用预热使能信号WARM_EN。预热重置信号RST_PAUSE可控制预热操作控制器310重置(即，禁用)预热使能信号WARM_EN。另外，当预热操作控制器310在预热使能信号WARM_EN保持禁用的情况下检测到内部时钟信号INT_CLK在其暂停时段之后恢复切换时，预热操作控制器310可生成(即，使能)预热使能信号WARM_EN，并且可再次执行预热循环操作。换言之，当外部时钟信号EXT_CLK在其暂停时段之后恢复切换时，预热操作控制器310可生成使能的预热使能信号WARM_EN，并且时钟发生器300可在其暂停时段之后恢复数据处理时钟信号CLK_DP的切换。即，可对恢复的外部时钟信号EXT_CLK执行预热循环操作，以在其暂停时段之后恢复数据处理时钟信号CLK_DP。换言之，时钟发生器300可将恢复的外部时钟信号EXT_CLK的初始区段识别为虚设信号。这里，初始区段可至少是接收器将外部时钟信号EXT_CLK作为内部时钟信号INT_CLK传送至预热操作控制器310的时间量与预热操作控制器310响应于内部时钟信号INT_CLK生成预热使能信号WARM_EN的预定时间量之和。
图9是示出根据本公开的一个实施方式的暂停检测器320的框图。
参照图9，暂停检测器320可包括计数器321、计数器控制器323和比较器325。
当输入计数使能信号CNT_EN时，计数器321可对数据处理时钟信号CLK_DP的切换次数进行计数。另外，计数器321可将表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>传送至比较器325。
当检测到数据处理时钟信号CLK_DP时，计数器控制器323可生成计数使能信号CNT_EN以使得计数器321可检测数据处理时钟信号CLK_DP的切换。计数器控制器323可将所生成的计数使能信号CNT_EN传送至计数器321，并且可控制计数器321对数据处理时钟信号CLK_DP的切换进行计数。另外，计数器控制器323可生成具有预定时段的计数检查信号CNT_CHK。计数检查信号CNT_CHK可用于检查表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>的变化。另外，计数器控制器323可将计数检查信号CNT_CHK传送至比较器325。
比较器325可检测暂停时段。更具体地，比较器325可从计数器321接收表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>。另外，比较器325可接收具有预定时段的计数检查信号CNT_CHK。比较器325可每预定时段将计数结果CNT<N:0>与预定次数进行比较。另外，比较器325可使用计数结果CNT<N:0>检测暂停时段。更具体地，当计数结果CNT<N:0>具有小于预定次数的值时，比较器325可生成预热重置信号RST_PAUSE。例如，当预定次数为二十(20)时，每当比较器325在各个预定时段接收计数检查信号CNT_CHK时，比较器325可将表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>与预定次数(即，二十)进行比较。当表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>大于或等于20时，比较器325可确定数据处理时钟信号CLK_DP正在切换。另一方面，当表示所计数的数据处理时钟信号CLK_DP的切换次数的结果CNT<N:0>小于20时，比较器325可确定存在数据处理时钟信号CLK_DP的暂停时段。当存在数据处理时钟信号CLK_DP的暂停时段时，比较器325可生成预热重置信号RST_PAUSE。
图10是示出根据本公开的一个实施方式的计数器控制器323的框图。
参照图10，计数器控制器323可生成计数使能信号CNT_EN和计数检查信号CNT_CHK。更具体地，当检测到数据处理时钟信号CLK_DP时，计数器控制器323可使用使能控制器ENABLE CNTL生成计数使能信号CNT_EN。另外，计数器控制器323可使用环形振荡器324来确定计数检查信号CNT_CHK的时段。计数器控制器323可使用信号发生器PLS GEN来生成计数检查信号CNT_CHK。计数检查信号CNT_CHK可用于检查对数据处理时钟信号CLK_DP进行计数的结果(CNT<N:0>)的变化。
图11是示出根据本公开的一个实施方式的环形振荡器的图。
参照图11，环形振荡器324可包括多个反相器。多个反相器可形成链。反相器的数量可根据计数检查信号CNT_CHK的所需时段来设定。当计数使能信号CNT_EN被输入到环形振荡器324时，环形振荡器324可生成具有预定时段的振荡器信号OSC_OUT。另外，振荡器信号OSC_OUT可被传送至信号发生器PLS GEN，并且信号发生器PLS GEN可基于振荡器信号OSC_OUT生成计数检查信号CNT_CHK。
图12是示出根据本公开的一个实施方式的计数器控制器323的时序图。
图12是数据处理时钟信号CLK_DP、计数使能信号CNT_EN、振荡器信号OSC_OUT和计数检查信号CNT_CHK的时序图。
首先，当数据处理时钟信号CLK_DP切换时，计数使能信号CNT_EN可被使能。在计数使能信号CNT_EN被使能之后，可通过环形振荡器324的操作生成具有预定时段的振荡器信号OSC_OUT。振荡器信号OSC_OUT可被传送至信号发生器PLS GEN，信号发生器PLS GEN可检测振荡器信号OSC_OUT的各个边沿(例如，上升沿和下降沿)并且在各个边沿生成计数检查信号CNT_CHK。换言之，每当振荡器信号OSC_OUT的数字值从0改变为1或者从1改变为0时(即，在各个检查时段)，信号发生器PLS GEN可生成计数检查信号CNT_CHK。由信号发生器PLS GEN在各个检查时段生成的计数检查信号CNT_CHK可被传送至比较器325。比较器325可在各个检查时段检查数据处理时钟信号CLK_DP的切换次数。
图13是示出根据本公开的另一实施方式的存储控制器1300的框图。
参照图13，存储控制器1300可包括处理器1310、RAM 1320、ECC电路1330、ROM1360、主机接口1370和闪存接口1380。
处理器1310可使用主机接口1370与主机2000通信并执行逻辑操作以控制存储控制器1300的操作。例如，处理器1310可基于来自主机2000或另一外部装置的请求来加载程序命令、数据文件、数据结构等，并且可执行各种操作或者生成命令或地址。例如，处理器1310可生成用于编程操作、读操作、擦除操作、暂停操作和参数设置操作的各种命令。
另外，处理器1310可用作闪存转换层FTL。处理器1310可通过闪存转换层FTL将主机2000所提供的逻辑块地址LBA转换为物理块地址PBA。闪存转换层FTL可接收逻辑块地址LBA并使用映射表将逻辑块地址LBA转换为物理块地址PBA。基于映射单元，可存在闪存转换层FTL的各种地址映射方法。典型的地址映射方法可包括页映射方法、块映射方法和混合映射方法。
根据一个实施方式，处理器1310可生成命令而无需主机2000的请求。例如，处理器1310可生成用于后台操作(例如，存储器装置100的损耗平衡操作和存储器装置100的垃圾收集操作)的命令。
RAM 1320可用作处理器1310的缓冲存储器、工作存储器或高速缓存存储器。另外，RAM 1320可存储由处理器1310执行的代码和命令。RAM 1320可存储由处理器1310处理的数据。另外，RAM 1320可利用静态RAM(SRAM)或动态RAM(DRAM)来实现。
ECC电路1330可在编程操作或读操作期间检测错误并纠正错误。更具体地，ECC电路1330可根据纠错码(ECC)执行纠错操作。另外，ECC电路1330可基于要写到存储器装置100的数据来执行ECC编码。ECC编码的数据可通过闪存接口1380传送至存储器装置100。另外，ECC电路1330可对通过闪存接口1380从存储器装置100传送的数据执行ECC解码。
ROM 1360可用作存储用于存储控制器1300的操作的各种类型的信息的存储部。更具体地，ROM 1360可包括存储物理-逻辑地址信息和逻辑-物理地址信息的映射表。另外，ROM 1360可由处理器1310控制。
主机接口1370可包括用于在主机2000和存储控制器1300之间交换数据的协议。更具体地，主机接口1370可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、私有协议等的一个或更多个各种协议与主机2000通信。
处理器1310可控制闪存接口1380使用通信协议与存储器装置100通信。更具体地，闪存接口1380可通过通道向/从存储器装置100发送/接收命令、地址和数据。例如，闪存接口1380可包括NAND接口。
图14是示出根据本公开的一个实施方式的存储卡系统3000的框图。
参照图14，存储卡系统3000可包括存储控制器3100、存储器装置3200和连接器3300。
存储控制器3100可联接到存储器装置3200。存储控制器3100可访问存储器装置3200。例如，存储控制器3100可控制存储器装置3200的读操作、编程操作、擦除操作和后台操作。存储控制器3100可被配置为在存储器装置3200和主机之间提供接口。存储控制器3100可被配置为驱动用于控制存储器装置3200的固件。
在实施方式中，存储控制器3100可包括诸如随机存取存储器(RAM)、处理单元、主机接口、闪存接口和ECC电路的组件。
存储控制器3100可通过连接器3300与外部装置通信。存储控制器3100可基于特定通信协议来与外部装置(例如，主机)通信。在实施方式中，存储控制器3100可通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)协议的各种通信协议中的至少一种来与外部装置通信。在一个实施方式中，连接器3300可由上述各种通信协议中的至少一种限定。
在一个实施方式中，存储器装置3200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、自旋转移矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任一种。
在一个实施方式中，存储器装置3200和存储控制器3100可被集成到单个半导体装置中以形成存储卡。例如，存储控制器3100和存储器装置3200可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
图15是示出根据本公开的一个实施方式的固态驱动器(SSD)系统4000的框图。
参照图15，SSD系统4000可包括主机4100和SSD 4200。SSD 4200可通过信号连接器4001来与主机4100交换信号SIG，并且可通过电源连接器4002接收电力PWR。SSD 4200可包括SSD控制器4210、多个闪存4221至422n、辅助电源4230和缓冲存储器4240。
在一个实施方式中，SSD控制器4210可执行如上面参照图13描述的存储控制器200的功能。SSD控制器4210可响应于从主机4100接收的信号SIG来控制多个闪存4221至422n。在一个实施方式中，信号SIG可基于主机4100与SSD 4200的接口。例如，信号SIG可由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)接口的各种接口中的至少一种限定。
在一个实施方式中，辅助电源4230可通过电源连接器4002联接到主机4100。辅助电源4230可被供应有来自主机4100的电力PWR并利用其充电。当没有从主机4100顺畅地供应电力PWR时，辅助电源4230可供应SSD 4200的电力。在一个实施方式中，辅助电源4230可设置在SSD 4200内部或外部。例如，辅助电源4230可在主板中并且可向SSD 4200供应辅助电力。
缓冲存储器4240可用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可暂时存储从主机4100接收的数据或从多个闪存4221至422n接收的数据，或者可暂时存储闪存4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图16是示出根据本公开的一个实施方式的用户系统5000的框图。
参照图16，用户系统5000可包括应用处理器5100、存储器模块5200、网络模块5300、存储模块5400和用户接口5500。
应用处理器5100可运行包括在用户系统5000中的组件、操作系统(OS)或用户程序。在一个实施方式中，应用处理器5100可包括用于控制包括在用户系统5000中的组件的控制器、接口、图形引擎等。应用处理器5100可作为系统芯片(SoC)来提供。
存储器模块5200可用作用户系统5000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块5200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3SDRAM的易失性RAM或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在一个实施方式中，应用处理器5100和存储器模块5200可基于叠层封装(PoP)来封装，然后可作为单个半导体封装来提供。
网络模块5300可与外部装置通信。例如，网络模块5300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙或Wi-Fi通信的无线通信。在一个实施方式中，网络模块5300可被包括在应用处理器5100中。
存储模块5400可存储数据。例如，存储模块5400可存储从应用处理器5100接收的数据。另选地，存储模块5400可将存储在存储模块5400中的数据发送到应用处理器5100。在一个实施方式中，存储模块5400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或具有三维(3D)结构的NAND闪存的非易失性半导体存储器装置。在一个实施方式中，存储模块5400可作为诸如用户系统5000的外部驱动器或存储卡的可移除存储介质(即，可移除驱动器)来提供。
例如，存储模块5400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可按照与上面参照图1描述的存储器装置100相同的方式操作。存储模块5400可按照与上面参照图1描述的存储装置1000相同的方式操作。
用户接口5500可包括向应用处理器5100输入数据或命令或者向外部装置输出数据的接口。在一个实施方式中，用户接口5500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置中的一种或更多种的用户输入接口。用户接口5500还可包括诸如例如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器中的一种或更多种的用户输出接口。
根据本公开的一个实施方式，可实现用于改进的数据发送/接收操作的预热循环操作。
在上述实施方式中，所有步骤均可选择性地执行或跳过。另外，各个实施方式中的步骤可能并不总是按常规顺序执行。此外，尽管本说明书和附图中公开的实施方式为本领域普通技术人员提供了本公开的清楚理解，但是本发明不限于本公开的范围。换言之，本公开所属领域的普通技术人员将理解，基于本公开的技术范围，本发明的各种修改是可能的。对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本公开的上述实施方式进行各种修改。因此，本公开涵盖所有这些修改。
相关申请的交叉引用
本申请要求2021年2月5日提交于韩国知识产权局的韩国专利申请号10-2021-0017016的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
时钟发生器，该时钟发生器基于外部时钟信号来生成数据处理时钟信号；以及
输入/输出电路，该输入/输出电路基于所述数据处理时钟信号来执行向/从外部装置发送/接收数据的数据发送/接收操作，
其中，所述时钟发生器包括预热操作控制器，该预热操作控制器生成用于将所述外部时钟信号的一部分时段识别为虚设信号的预热使能信号，并且当检测到暂时停止所述外部时钟信号的切换的暂停时段时，该预热操作控制器重置所述预热使能信号。
2.根据权利要求1所述的存储器装置，其中，所述时钟发生器还包括基于所述数据处理时钟信号来检测所述暂停时段的暂停检测器。
3.根据权利要求2所述的存储器装置，其中，所述暂停检测器包括：
计数器，该计数器根据计数器使能信号对所述数据处理时钟信号的切换次数进行计数；以及
计数器控制器，当检测到所述数据处理时钟信号时，该计数器控制器生成所述计数器使能信号。
4.根据权利要求3所述的存储器装置，
其中，所述计数器控制器还生成具有预定时段的计数检查信号，并且
其中，所述暂停检测器根据所述预定时段来检测是否存在所述暂停时段。
5.根据权利要求3所述的存储器装置，其中，当检测到所述暂停时段时，所述计数器控制器还禁用所述计数器使能信号。
6.根据权利要求3所述的存储器装置，其中，所述暂停检测器还包括比较器，该比较器将所述数据处理时钟信号的所述切换次数与预定次数进行比较以检测所述暂停时段。
7.根据权利要求6所述的存储器装置，其中，当检测到所述暂停时段时，所述比较器还生成预热重置信号以用于所述预热操作控制器响应于所述预热重置信号而重置所述预热使能信号。
8.根据权利要求1所述的存储器装置，其中，当恢复所述外部时钟信号的输入时，所述时钟发生器将恢复的所述外部时钟信号的一部分时段识别为所述虚设信号。
9.根据权利要求8所述的存储器装置，其中，所述预热操作控制器生成所述预热使能信号以将恢复的所述外部时钟信号的所述一部分时段识别为所述虚设信号。
10.根据权利要求1所述的存储器装置，其中，所述一部分时段对应于所述外部时钟信号被输入到所述时钟发生器之后的预定时间间隔。
11.一种操作存储器装置向/从外部装置发送/接收数据的方法，该方法包括以下步骤：
接收外部时钟信号；
生成预热使能信号以将所述外部时钟信号的一部分时段识别为虚设信号；
基于所述预热使能信号和所述外部时钟信号来生成数据处理时钟信号；
检测暂时停止所述外部时钟信号的切换的暂停时段；以及
当检测到所述暂停时段时，重置所述预热使能信号。
12.根据权利要求11所述的方法，其中，检测所述暂停时段的步骤包括：基于所述数据处理时钟信号来检测所述暂停时段。
13.根据权利要求12所述的方法，其中，检测所述暂停时段的步骤包括：
当检测到所述数据处理时钟信号时，生成计数使能信号；以及
根据所述计数使能信号对所述数据处理时钟信号的切换次数进行计数。
14.根据权利要求13所述的方法，其中，检测所述暂停时段的步骤还包括：根据预定时段来检测是否存在所述暂停时段。
15.根据权利要求13所述的方法，其中，检测所述暂停时段的步骤还包括：当检测到所述暂停时段时，禁用所述计数使能信号。
16.根据权利要求11所述的方法，其中，通过将所述数据处理时钟信号的切换次数与预定次数进行比较来检测所述暂停时段。
17.根据权利要求11所述的方法，其中，重置所述预热使能信号的步骤包括：当检测到所述暂停时段时，生成预热重置信号以重置所述预热使能信号。
18.根据权利要求11所述的方法，该方法还包括：当在所述暂停时段之后恢复所述外部时钟信号的输入时，生成所述预热使能信号以将恢复的所述外部时钟信号的一部分时段识别为所述虚设信号。
19.根据权利要求11所述的方法，其中，所述一部分时段对应于所述外部时钟信号被输入到所述存储器装置之后的预定时间间隔。
20.一种半导体设备，该半导体设备包括：
操作控制电路，该操作控制电路根据第一时钟信号来执行操作；以及
时钟发生电路，该时钟发生电路：
响应于第二时钟信号的启用，在所述启用之后的预定时间量处将预热使能信号使能以启用所述第一时钟信号，所述第二时钟信号具有前导停用时间区段并且所述第一时钟信号具有滞后停用时间区段；并且
当检测到所述滞后停用时间区段时，将所述预热使能信号禁用。
CN202111261054.XA 2021-02-05 2021-10-28 存储器装置及其操作方法以及半导体设备 Pending CN114863965A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0017016 2021-02-05
KR1020210017016A KR20220113164A (ko) 2021-02-05 2021-02-05 저장 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
CN114863965A true CN114863965A (zh) 2022-08-05

Family

ID=82628170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111261054.XA Pending CN114863965A (zh) 2021-02-05 2021-10-28 存储器装置及其操作方法以及半导体设备

Country Status (3)

Country Link
US (1) US11614768B2 (zh)
KR (1) KR20220113164A (zh)
CN (1) CN114863965A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002330062A (ja) 2001-05-01 2002-11-15 Toshiba Lsi System Support Kk ウォーミングアップ検出回路、パワーオンリセット回路及び起動回路
DE102004025900A1 (de) * 2004-05-27 2005-12-22 Infineon Technologies Ag Leselatenz-Steuerschaltung
KR100579053B1 (ko) 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US7518419B1 (en) * 2006-12-15 2009-04-14 National Semiconductor Corporation Wideband power-on reset circuit
JP5589658B2 (ja) * 2010-08-12 2014-09-17 富士通株式会社 クロック供給装置およびクロック供給方法

Also Published As

Publication number Publication date
KR20220113164A (ko) 2022-08-12
US20220253090A1 (en) 2022-08-11
US11614768B2 (en) 2023-03-28

Similar Documents

Publication Publication Date Title
US11734178B2 (en) Storage device performing cache read operation using page buffer and operating method thereof
US11422905B2 (en) Storage device and method of operating the same
US10991432B2 (en) Storage device and method of operating the same
US11422739B2 (en) Memory controller and method of operating the same
US11650927B2 (en) Memory device with a training buffer and method of operating the same
US11880274B2 (en) Host device, memory controller, and computing system including the same
US11914885B2 (en) Memory controller and operating method thereof
US11513726B2 (en) Storage device and method of operating the same
US11521684B2 (en) Memory device and method of operating the same
US20220148629A1 (en) Memory device, storage device, and method of operating memory controller
US11449277B2 (en) Memory controller and method of operating the same
US11003392B2 (en) Memory controller and method of operating the memory controller
US20210027831A1 (en) Memory device and a method of operating the same
US11614768B2 (en) Storage device and operating method thereof
US11599275B2 (en) Memory controller for controlling power loss recovery and method of operating the same
KR20200099825A (ko) 저장 장치 및 그 동작 방법
US11567703B2 (en) Memory device comprising queue layer and storage device including the same
US11908532B2 (en) Memory device and method of operating the memory device
US11543999B2 (en) Memory controller and operating method thereof
US11500768B2 (en) Storage device performing garbage collection and method of operating the same
US11281512B2 (en) Storage device providing device-to-host information to host and operating method thereof
US11482261B2 (en) Memory device and method of operating with different input/output modes
US11886314B2 (en) Memory system and operating method thereof
CN114842895A (zh) 存储器设备以及存储器设备的操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination