KR940006011B1 - 트렁크의 압신방식 변환회로 - Google Patents

Abstract

내용 없음.

Description

트렁크의 압신방식 변환회로

제 1 도는 종래의 전전자 교환기의 트렁크 장치도.

제 2 도는 본 발명에 따른 블럭도.

제 3 도는 제 2 도에 따른 일실시예의 구체회로도.

제 4 도는 제 3 도에 따른 동작 타이밍도.

제 5 도는 제 3 도에 따른 압신변환후(30)의 메모리 맵도.

* 도면의 주요부분에 대한 부호의 설명

10 : 버퍼부 20 : 제어로직부

30 : 압신변환부

본 발명은 전전자 교환기에서의 트렁크의 압신방식 변환회로에 관한 것으로, 특히 압신법칙이 서로 다른 음성 데이타를 인터페이싱 할 수 있는 디지탈 트렁크(digital trunk)의 압신방식 변환회로에 관한 것이다.

일반적으로 펄스부호변조(Pulse Code Modulation) 방식에서 음성신호는 하나의 채널에 8비트가 할당되어지는데, 각 채널의 8비트 단위 시간간격을 타임슬롯으로 정의하고 있다. 혼디 디지탈 교환기에서의 초당 2메가 비트의 인터페이스는 1프레임을 32타임슬롯으로 구성한다. 또한 전송로 인터페이스중에 1차군에 해당되는 초당 1.5메가 비트의 인터페이스는 1프레임을 24타임슬롯으로 구성한다. 통상적으로 24채널 방식을 북미방식(μ-law)이라고 하며 상기 32채널 방식을 유럽방식(A-law)이라 하는데 이에 대한 코딩방법은 국제 전신전화 자문 위원회(CCITT)의 G.711에 규정되어 있음을 이해하여야 한다.

제 1 도는 종래의 전전자 교환기의 트렁크 장치를 보여주고 있다. 제 1 도를 참조하여 종래의 디지탈 트렁크에서 데이타 압신동작을 설명한다. 타 시스템으로부터 전송되어진 PCM 음성음력 신호는 수신단(RX)을 통해 트렁크 정합회로(1)로 입력된다. 상기 트렁크 정합회로(1)는 상기 수신 신호를 검출하여 DTIC(Digital Trunk Interface Circuit)(2)로 출력한다. DTIC(2)는 트렁크를 통한 디지탈 교환기 사이의 신호 송수신을 하기 위한 정합을 행하는 회로부로서, 물리적 접속에 대한 정합을 수행하고 상호 규정된 프로토콜 맞추는 역할을 한다. 먼저 물리적 접속으로 사용되는 선(wire)의 종류, 신호의 전기적 특성 등은 CCITT G.703에 나타난 권고에 따른다. 또한 상호 프로토콜을 맞추기 위하여, DTIC(2)에 입력되는 신호는 규정된 프로토콜에 따라 송수신처리된다. 신호 송수신 처리는 신호의 동기, 각 채널에 대한 신호정보, 경보정보 등에 대한 검출이다. DTIC(2)는 상기 신호 송수신 처리의 결과 즉 PCM 음성입력 신호의 동기 및 에러의 유무(각 채널에 대한 신호정보 및 경보정보)를 판별한 후 이를 DTIC램(Random Access Memory)(3)에 저장한다. 상기 DTIC램(3)에 저장된 신호는 제어 및 저장부(6)의 제어에 의해 독출되어 시스템 정합부(4)를 통하여 시스템 내부로 제공된다. 즉 상기 DTIC램(3)은 상대국으로 전송하거나 또한 상대국으로부터 수신되어 처리된 신호를 일시 저장하는 역할을 한다. 한편 상기 시스템 내부에서 출력되는 PCM 출력 신호는 상술한 과정의 역순을 거쳐 트렁크 정합회로(1)의 전송단(TX)을 통해 타 시스템으로 전송된다. 외부 클럭 재생부(5)는 국간의 정확한 동기를 맞추기 위해 클럭신호를 상기 트렁크 정합회로(1)에 제공한다. 또한 상기 트렁크 정합회로(1)는 국간 2.048Mbps 링크와 트렁크 사이의 접속 기능을 가지며 CCITT 권고안의 요구에 만족되도록 설계되어 있다.

그러나 상기트렁크 장치는 PCM 음성 데이타 압신방식이 하나로 고정되어 있다. 즉 종래의 전전자 교환기의 트렁크 장치는 압신방식이 서로 다른 음성 데이타를 인터페이싱할 수 있는 기능이 없다. 이러한 구조의 전전자 교환기는 PCM 음성 데이타 압신방식이 서로 다른 국가간의 교환접속 경우 또는 한 국가가 현재 채택하고 있는 압신방식에서 다른 방식으로 전환할 경우에 상호 압신방식 변환하는 기능이 없으므로 상당한 문제점으로 대두된다. 그러므로 완전 분산제어 방식의 구조를 가진 전전자 교환기 등에서는 두 압신방식들을 서로 효율적으로 인터페이싱 할 수 있도록 하기 위한 트렁크 회로가 요구되고 있다.

따라서 본 발명의 목적은 북미방식의 음성 데이타를 유럽방식으로 변환하거나 유럽방식의 음성 데이타를 북미방식의 음성 데이타로 변환할 수 있는 디지탈 트렁크의 압신방식 변환회로를 제공함에 있다.

본 발명의 또다른 목적은 별도의 외부 부가장치 없는 간단한 하드웨어로써 구현할 수 있는 디지탈 트렁크의 압신방식 변환회로를 제공함에 있다.

본 발명의 또다른 목적은 저렴한 비용으로 회로를 구성할 수 있는 디지탈 트렁크의 압신방식 변환회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 송수신 음성 데이타를 래치 및 버퍼링하기 위한 완충수단과, 각 채널별로 세트된 음성 데이타를 감시하여 변환모드를 결정하기 위한 제어로직 수단과, 상기 제어로직 수단의 변환모드 신호 및 DTIC램의 어드레스 신호에 따라 타임슬롯이 서로 다른 음성 데이타를 상호 변환시키기 위한 압신변환수단을 구비함을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 블럭도로서, DTIC(2)에서 출력되는 음성 데이타를 래치 및 버퍼링하여 DTIC램(3)으로 출력하는 버퍼부(10)와, 프레임동기신호(Fi) 및 비트클럭(CK)을 입력하고 상기 DTIC램(3)의 채널 정보에 따라 각 채널별로 세트된 음성 데이타를 감시하여 압신변환모드를 결정하기 위한 제어로직부(20)와, 제어로직부(20)의 변환모드 신호 및 상기 DTIC램(3)의 어드레스 신호에 따라 타임슬롯이 서로 다른 음성 데이타를 상호 변환시키기 위한 압신변환부(30)로 구성된다.

상기 제 2 도에서 상기 DTIC(2)는 제 1 도의 동일 인용부호의 트렁크 정합회로(1), 제어 및 저장부(6), 시스템 정합부(4)와 연결되어 있다.

압신변환부(30)는 제 5 도와 같은 메모리 영역으로 구성될 수 있는데, 이 영역은 각 압신방식에 따른 미변환영역들과 μ→A 변환영역, A→μ 변환영역으로 이루어져 있다. 상기 압신변환부(30)는 압신방식 변환값이 들어있고, 두가지 압신법칙 사이의 상호변환값은 CCITT G,711에 따른다. 실제 전송되는 PCM 음성신호는 매 채널당 8개의 비트로 되어있어 이진수 00000000에서 11111111까지 256개의 값을 가지는데 압신법칙 변환을 위해서는 256개의 상호변환값들이 필요하다. 제 2 도에서 DTIC(2)가 DTIC램(3)에 데이타를 기록할때 버퍼부(10)를 통하여 원래의 데이타를 그대로 기록하게 되며 읽을때는 압신변환부(30)를 통하여 읽게된다. 압신변환부(30)에서 압신변환이 필요없는 경우에는 제 5 도의 미변환영역을 통하게 되고 변환이 필요한 경우에는 변환영역을 통하게 된다. 현 교환기의 데이타를 타 교환기로 전송하거나 시험용으로 특정 데이타를 보내는 경우 등에는 변환이 되어서는 않되므로 이를 위해 미변환영역이 필요해진다. 제 5 도에 나타난 변환영역에 대한 선택은 제어로직부(20)에서 실행한다.

제어로직부(20)는 상기 압신변환부(30)의 메모리 영역 가운데에서 필요로 하는 하나의 영역을 선택하기 위하여 프레임동기신호(Fi), 비트클럭(CK) 그리고 DTIC램(3)의 변환제어정보를 입력하여 소정의 제어를 행함으로 변환모드 신호를 상기 압신변환부(30)로 출력한다. 여기서 상기 압신변환부(30)는 PROM(Programable Read Only Memory)으로 구성되며 2킬로바이트의 용량을 가지고 있다.

본 발명에서는 DTIC(2)와 DTIC램(3)간에 압신변환 기능을 부가하여 간단하게 타임슬롯이 서로 다른 음성 데이타를 인터페이싱 할 수 있도록 한다. 일반적인 전전자 교환기는 채널당 8비트단위로 데이타를 전송하거나 수신하는데, 내부에서는 이러한 데이타제어를 위한 제어데이타를 8비트 추가하여 채널당 16비트 단위의 데이타를 사용한다. 본 발명에서는 추가된 제어데이타의 8비트중 하나의 비트를 사용하여 압신변환 또는 미변환에 대한 정보비트로 사용한다.

이하 본 발명의 바람직한 일실시예를 제 3 도 및 제 4 도를 참조하여 상세히 설명한다.

제 3 도는 상기 제 2 도에 따른 일실시예의 구체회로도이다. 버퍼부(10)는 상기 DTIC(2)의 데이타단(D0-D7)에 연결되어 입력 음성 데이타를 래치(Latch)한다. 그리고 상기 DTIC(2)의 라이트 인에이블단(WE)에서 출력되는 라이트 신호가 칩 인에이블단(CE)으로 입력됨에 응답하여 래치된 상기 음성 데이타를 DTIC램(3)의 데이타단(D0-D7)으로 출력하므로, DTIC램(3)은 이를 저장한다. 여기서 DTIC(2)에서 출력되는 입력 음성 데이타는 트렁크 정합회로(1) 또는 시스템 정합부(4)로부터 입력되는 음성 데이타이며, 이때의 상기 음성 데이타는 A법칙방식의 데이타이든지 μ법칙방식의 데이타이든 어느것이나 무방하다. 상기 버퍼부(10)는 상기 완충수단에 대응되며, 본 발명에서는 "74LS244"의 IC 소자(Device)를 사용하였다.

DTIC(2)가 매 채널당 전송 또는 수신되는 데이타를 DTIC램(3)에 기록하고 기록된 데이타를 읽어내는 타이밍은 보편적으로 전전자 교환기에서 공통적이다. 먼저 전송데이타를 DTIC램(3)에 기록하는 타이밍은 3번째 비트클럭(CK)의 클럭구간 즉 T2이고, 수신데이타를 DTIC램(3)에 기록하는 타이밍은 5번째 클럭구간 즉 T4이다. 또한 본 발명에서 변환 미변환에 대한 정보를 기록하는 타이밍은 마지막 비트클럭(CK)의 클럭구간 즉 TS15이다. 다음으로 전송할 데이타를 DTIC램(3)에서 읽어내는 타이밍은 11번째 비트클럭(CK)의 클럭구간 즉 T10이고, 수신한 데이타를 DTIC램(3)에 읽어내는 타이밍은 구간은 15번째 클럭구간 즉 T14이다. 또한 본 발명에서 변환 미변환에 대해 기록된 정보를 읽어내는 타이밍은 마지막 비트클럭(CK)의 클럭구간 즉 TS15이다. 이러한 수신 및 송신 데이타, 변환/미변환 정보에 대한 읽고 쓰는 타이밍은 언급한 각 시점에서 수행되는데 제 4 도에 도시된 인에이블 신호(WE, RE)에 의하여 활성화된다.

제어로직부(20)가 매 채널에 대한 변환 미변환을 결정하기 위해서는 프레임동기신호(Fi) 및 비트클럭(CK)을 입력으로 소정의 제어를 수행하여 해당 채널을 선택해야 하며 또한 DTIC램(3)에 있는 제어정보 즉 압신변환 또는 미변환(변환여부는 해당 비트가 1인가 0인가에 따라 결정됨)의 정보를 해당 채널과 일치시켜 압신변환부(30)에 출력한다. 이하 이러한 제어를 실행하는 제어로직부(20)의 동작을 더욱 상세히 설명한다.

지금 프레임동기신호(Fi)는 제 4 도의 참조번호 50으로 나타낸 파형이며 비트클럭(CK)은 제 4 도의 참조번호 41로 나타낸 파형이다. 제 1 플립플롭(F1)은 상기 프레임동기신호(Fi)와 비트클럭(CK)을 각각 입력하는데, 제 1 인버터(INV1)를 통하여 입력단(D)로 입력되는 반전된 프레임동기신호(Fi)를 제 2 인버터(INV2)를 통하여 클럭단으로 인가되는 반전된 비트클럭(CK)에 의하여 래치한다. 상기 제 1 플립플롭(F1)의 출력은 제 1 쉬프트레지스터(SR1)의 입력단(A, B)에 연결된 제 1 오아게이트(OR1)는 일측 입력으로 제공되는데, 제 1 오아게이트(OR1)는 선택된 해당 채널에서 쉬프트래지스터들을 구동하기 위한 시작신호를 작용하는 정보를 제공하는 논리 게이트이다. 여기서 제 1 오아게이트(OR1)의 출력은 제 4 도에 나타난 참조번호 52의 파형으로서 한 클럭주기(T) 동안에 논리 '하이'상태를 출력함을 볼 수 있다. 제 2 인버터(INV2)를 통하여 반전된 비트클럭(CK)은 또한 상기 제 1 쉬프트레지스터(SR1)의 클럭단으로 인가되며, 그 파형은 제 4 도의 참조번호 49와 같은 클럭주기(T)를 갖는다. 상기 제 1 쉬프트레지스터(SR1)는 입력단(A, B)으로 입력으로 신호를 클럭단으로 입력되는 반전된 비트클럭(CK)의 클럭킹에 응답하여 쉬프트하여 출력한다. 제 1 쉬프트레지스터(SR1)의 출력단 TS0로 출력되는 신호는 참조번호 53과 같은 파형으로서, 비트클럭(CK)에 의하여 한 클럭주기(T) 구간만큼 쉬프트됨을 볼 수 있다. 상기 출력단 TS0는 매 채널에 대한 채널값 정보로 작용한다. 프레임동기신호(Fi)은 또한 제 1 쉬프트레지스터(SR1)의 클리어단(CL)에 연결되는데, 이것은 제 1 쉬프트레지스터(SR1)에 입력되는 매 채널의 처음신호의 동기를 위하여 프레임동기신호(Fi)의 동기 시점에서 제 1 쉬프트레지스터(SR1)을 초기화한다.

상기 제 1 쉬프트레지스터(SR1)의 출력중 출력단 TS7은 제 2 쉬프트레지스터(SR2)의 입력단(A,B)에 연결된다. 따라서 제 2 쉬프트레지스터(SR2)는 상기 출력단 TS7로부터 출력되는 신호를 제 2 인버터(INV2)를 통하여 반전된 비트클럭(CK)에 의하여 쉬프트한다. 이러한 쉬프트레지스터들의 연결은 전전자 교환기 내부에서 한 채널을 16비트 단위로 처리하기 때문이다. 상기 제 2 쉬프트레지스터(SR2)의 출력단중 출력단 TS10, TS14은 제 2 오아게이트(OR2)의 입력단에 각각 연결되어 있는데, 이것은 출력단 TS10의 출력 타이밍이 DTIC(2)에서 정보를 전송하고자 데이타를 읽을때의 구간과 일치하고 출력단 TS14의 출력 타이밍이 수신된 DTIC(2)가 읽을때의 구간과 일치한다. 따라서 제 2 오아게이트(OR2)는 DTIC(2)가 전송 또는 수신을 위한 데이타를 읽은 클럭주기 구간(T10 또는 T14)에서 논리 '하이'신호를 출력한다. 제 2 쉬프트레지스터(SR2)의 출력단 TS15는 제 3 인버터(INV3)를 통하여 제 2 플립플롭(F2)의 클리어단(CL)에 연결되는바, 이것은 채널의 마지막 클럭구간 즉 T15에서 제 2 플립플롭(F2)를 초기화한다. 제 2 쉬프트레지스터(SR2)의 출력단 TS15는 제 1 쉬프트레지스터(SR1)과 연결된 제 1 오아게이트(OR1)의 타측 입력단에 연결되는바, 이것은 각 채널의 마지막 클럭구간 즉 T15에서 제 1 쉬피트레지스터(SR1)를 초기화한다.

한편 제 1 앤드게이트(AND1)는 제어로직부(20)로 입력되는 비트클럭(CK)과 DTIC램(3)의 데이타단 D7에 각각 연결되고, 제2 앤드게이트(AND2)는 제 1 앤드게이트(AND1)의 출력선과 제 1 쉬프트레지스터(SR1)의 TS0단과 연결된다. DTIC램(3)의 데이타단 D7에서 출력되는 변환제어전보는 DTIC(2)에 의하여 DTIC램(3)에 기록된 정보이며, 이는 압신방식 변환 또는 미변환에 대응되는 비트값으로서 각각 이진수 0 또는 1로 설정된다. 따라서 제 1 앤드게이트(AND1)는 두 입력을 논리곱하여 출력하는데 그 출력은 제 2 앤드게이트(AND2)의 일측 입력으로 인가된다. 제 2 앤드게이트(AND2)는 상기 제 1 앤드게이트(AND1)의 출력과 제 1 쉬프트레지스터(SR1)의 출력단중 TS0의 출력을 논리곱하여 제 2 플립플롭(F2)의 클럭단으로 인가한다. 위 설명한 제1, 제 2 앤드게이트(AND1,2)는 변환제어정보 출력구간과 해당 채널에 대한 변환/미변환 정보 읽는 구간을 일치시키기 위한 게이트 회로부임을 유의하여야 한다. 제 2 플릅플롭(F2)의 클럭단으로 인가되는 신호는 제 4 도의 참조번호 54와 같다. 제 2 플릅플롭(F2)의 입력단은 하이상태로 고정(lock)되어 있음을 볼 수 있다. 따라서, 제 2 플릅플롭(F2)는 클럭단으로 인가되는 제 2 앤드게이트(AND2)의 상승클럭 에지에 응답하여 현상태(Q_N)의 신호를 이전의 상태(Q_N-1)의 신호에 반전시킨다.

또한 제 2 플립플롭(F2)의 클리어단(CL)은 제 2 쉬프트레지스터(SR2)의 TS15단에서 출력되는 신호를 제 3 인버터(INV3)를 통하여 연결되어 있다. 따라서 제 2 플립플롭(FF2)의 출력은 TS15에 의하여 세트되며 TS0에 의하여 리세트 되므로 논리 '하이'를 출력하는 구간은 T0에서 T14까지이다. 제 3 앤드게이트(AND3)는 제 2 플립플롭(F2)의 출력신호와 제 2 오아게이트(OR2)의 출력신호를 입력으로 논리곱 한후 그 값을 압신변환부(30)의 변환모드 입력단(Ci)으로 출력하는데, 그 논리값이 하이이면 압신변환을 나타내고 로우이면 압신 미변환임을 나타낸다. 제 4 도의 파형도를 참조하면 제 2 플립플롭(F2)의 출력단(Q)의 출력은 참조번호 55와 같은 파형이 되고, 제 3 앤드게이트(AND3)의 출력은 참조번호 56과 같은 파형이 됨을 알 수 있다. 즉 참조번호 56의 파형은 변환모드 신호가 되는 것이다. 전술한 동작수행으로 제어로직부(20)는 해당 채널에 대한 압신변환 여부를 압신변환부(30)로 출력한다. 변환에 있어 동기용 채널용 CH0 및 신호용 채널인 CH16은 변환하지 않는 것이 바람직하다.

실제 교환기는 μ 또는 A법칙 중 한가지를 고정적으로 사용하므로 μ에서 A로 변환할 것인지 아니면 A에서 μ로 변환할 것인지의 여부는 내부에서 이미 결정되어져 있다. 따라서 압신변환 또는 미변환을 위하여 DTIC(2)가 DTIC램(3)에 있는 추가 비트의 변환제어 정보를 제어로직부(20)로 인가하게 되고 그결과 변환 또는 미변환의 결정이 제어로직부(20)에서 출력된다.

다음으로 실제 교환기에서 μ→A 또는 A→μ 압신변화이 결정되는 제어동작을 살펴본다. DTIC램(3)의 어드레스단 A10은 압신변환부(30)와 연결되어 있는데, 이 연결을 통하여 DTIC(2)는 이 교환기 시스템이 압신방식 변환을 μ→A로 할것인지 A→μ로 할것인지를 결정하도록, DTIC램(3)에 설정되어 있는 어드레스신호를 압신변환부(30)로 출력한다. DTIC램(3)에 저장되어 잇는 압신변환 데이타의 경우 상대국으로 송출될 경우와 상대국에서 수신된 데이타를 교환기 내부로 보낼 경우 그 압신법칙 변환이 서로 반대가 되어야 함을 고려해야 하는데, 제 3 도의 DTIC램(3)의 어드레스 A10이 "0"이면 제 5 도에 도시된 압신변환부(30)의 μ→A 변환영역이 선택되고, 어드레스 A10이 "1"이면 A→μ 변환영역이 선택된다. 결국 압신방식 결정은 데이타 전송(TX) 또는 수신(RX)이냐에 따라 결정됨을 알수 있다.

DTIC(2)가 리드 인에이블(RE) 신호를 인가함에 응답하여 압신변환부(30)는 제어로직부(20)와 DTIC램(3)의 신호에 의하여 선택된 영역(변환 또는 미변환)에 대응하는 데이타를 DTIC(2)의 데이타단(D0-D7)으로 출력한다.

제 4 도에서 참조번호 42의 파형은 상기 DTIC(2)의 라이트 인에이블(WE)을 나타낸 것이다. 상기 라이트 인에이블(WE)에 의해 버퍼부(10)에서 DTIC램(3)으로 기록되는 데이타버스는 참조번호 43과 같다. DTIC(2)의 리드 인에이블(RE) 신호는 참조번호 45와 같은 파형이 되며, 압신변환부(30) 및 DTIC램(3)을 인에이블시킨다. 이때 DTIC램(3)로부터 독출되는 데이타버스는 참조번호 46와 같다. 제 4 도의 참조번호 48의 파형은 DTIC(2)와 DTIC램(3)간의 어드레스 신호를 보인 것이다.

본 발명의 교환기가 μ법칙 압신방식이라고 가정하면, A법칙 시스템 교환기와 접속할때는 입력되는 A법칙 입력 데이타를 압신변환부(30)를 사용하여 μ법칙 데이타로 변환하여 시스템 내부로 인가하게 된다.

상술한 바와같이 본 발명은 압신방식이 서로 다른 음성 데이타를 인터페이싱할 수 있는 이점이 있으므로 북미방식 또는 유럽방식으로 압신된 음성 데이타를 별도의 부가장치 없이도 간단하게 변환할 수 있는 장점을 지니게 된다.

Claims (6)

1. DTIC(2) 및 DTIC램(3)을 구비한 전전자 교환기의 트렁크 회로에 있어서, 상기 DTIC(2)로부터 제공되는 송수신 음성 데이타를 래치 및 버퍼링하여 상기 DTIC램(3)으로 출력하기 위한 환충 수단과, 상기 DTIC(2)로 입력되는 프레임동기신호 및 비트클럭을 입력하고 상기 DTIC램(3)의 채널 정보에 따라 각 채널별로 세트된 음성 데이타를 감시하여 압신변환모드를 결정하기 위한 제어로직 수단과, 상기 제어로직 수단의 압신변환모드 신호 및 상기 DTIC램(3)의 압신변환방향에 대응하는 어드레스 신호에 따라 해당 채널의 음성 데이타를 압신변환 또는 미변환시켜 상기 DTIC(2)로 출력하기 위한 압신변환 수단으로 구성됨을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.
2. 제 1 항에 있어서, 상기 완충수단이 상기 DTIC(2) 및 DTIC램(3)의 데이타단(D0-D7)간에 연결된 버퍼부(10)로 구성됨을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.
3. 제 1 항에 있어서, 상기 압신변환 수단이 프로그래머블 룸으로 구성됨을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.
4. 제 1 항에 있어서, 상기 제어로직 수단이 프레임동시신호(Fi)를 반전시키는 제 1 인버터(NIV1)의 출력을 입력단으로 입력하고 비트클럭을 반전시키는 제 2 인버터(INV2)의 출력을 클럭단으로 입력하여 채널 정보를 출력하기 위한 제 1 플립플롭(F1)과, 상기 제 1 플립플롭(F1)의 출력을 논리합하는 제 1 오아게이트(OR1)의 출력을 쉬프팅시켜 채널 모드 정보를 출력하는 제 1 쉬프트레지스터(SR1)과, 상기 제 1 쉬프트레지스터(SR1)의 출력단(TS7)에 연결되어 전송정보 및 수신정보를 출력하는 제 2 쉬프트레지스터(SR2)와, 상기 제 1 쉬프트레지스터(SR1)의 출력단(TS0)의 출력을 반전시켜 상기 제 2 쉬프트레지스터(SR2)에 클리어 신호를 제공하는 제 4 인버터(INV4)와, 상기 비트클럭(CK) 및 상기 DTIC램(3)의 데이타단(D7)의 출력을 논리곱하는 제 1 앤드게이트(AND1)의 출력과 상기 제 1 쉬프트래지스터(SR1)의 출력단(TS0)의 출력을 논리곱하기 위한 제 2 앤드게이트(AND2)와, 상기 제 2 앤드게이트(AND2)의 출력을 클럭단으로 입력하여 래치 출력하는 제 2 플리플롭(F2)과, 상기 제 2 쉬프트레지스터(SR2)의 출력단(TS15)의 출력을 반전시켜 상기 제 2 플립플롭(F2)의 클리어단(CL)으로 출력하는 제 3 인버터(INV3)와, 상기 제 2 쉬프트레지스터(SR2)의 출력단(TS10, TS14)의 출력을 각각 입력하여 논리합하는 제 2 오아게이트(OR2)와, 상기 제 2 플립플롭(F2)의 출력단(Q)의 출력과 상기 오아게이트(OR2)의 출력을 논리곱하여 상기 변환모드 신호를 출력하기 위한 제 3 앤드게이트(AND3)로 구성됨을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.
5. 제 3 항에 있어서, 상기 프로그래머블 롬이 미변환 영역 및 μ→A 변환영역, A →μ 변환영역의 메모리 영역으로 구성됨을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.
6. 제 1 항에 있어서, 상기 DTIC(2)가 송수신되는 데이타를 내부 제어하기 위해 추가된 8비트 제어정보에서 적어도 하나 이상의 비트를 사용하여 압신변환을 수행하기 위한 변환제어 비트로 설정함을 특징으로 하는 디지탈 트렁크의 압신방식 변환회로.

Images