CN113744793A - 冗余分析电路以及包括其的存储系统 - Google Patents

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Abstract

本申请公开一种冗余分析电路以及包其的存储系统。存储系统包括：存储器件，其包括多个存储体，每个存储体包括用于替换有缺陷的行和列的行备用和列备用；以及存储器控制器，其适用于控制存储器件的操作，其中存储器控制器包括：内置自测试(BIST)电路，其适用于对存储体执行测试操作并且基于测试操作的结果来产生针对每个存储体的故障地址；以及内置冗余分析(BIRA)电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来确定第一备用计数和第二备用计数，以及根据第一备用计数和第二备用计数，从针对每个存储体的故障地址中选择目标修复地址。

Description

冗余分析电路以及包括其的存储系统
相关申请的交叉引用
本申请要求于2020年5月29日提交的申请号为10-2020-0064899的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及一种存储系统，该存储系统使用内置自测试(BIST)电路执行测试操作以及基于测试结果来使用内置冗余分析(BIRA)电路执行修复操作。
背景技术
随着半导体技术的发展，正在快速进行大容量、高性能存储器件的开发。近来，在存储器件的批量生产期间，通过用备用(冗余)单元替换有缺陷/故障单元来对其进行修复，以满足产量和质量。对于在大多数片上系统(SoC)中使用的嵌入式存储器件，使用昂贵的外部测试设备进行测试和修复的成本很高。结果，通过在SoC(例如，存储器控制器)中放置内置自测试(BIST)电路和内置冗余分析(BIRA)电路，使用BIST电路获得修复信息(即，故障单元的地址)并使用BIRA电路分析修复信息。
通常，对于封装后的修复操作(即，封装后修复(PPR)操作)，可以为存储器件的每个存储体预先分配一定数量的冗余字线或位线。针对PPR操作分配给每个存储体的冗余字线或位线可以是固定的，但是可以存在在封装之前的修复操作(即，封装前修复操作)中未使用的冗余字线或位线。例如，即使三个冗余字线或位线被分配给每个存储体以进行PPR操作，也可能有三个以上的冗余字线或位线。因此，针对PPR操作的冗余字线或位线的固定分配导致较差的修复效率。
发明内容
本发明的各个实施例针对一种冗余分析电路以及包其的存储系统，该冗余分析电路能够通过反映在封装前修复操作期间未使用的冗余字线或位线的状态来执行封装后修复(PPR)操作。
根据本发明的一个实施例，一种存储系统可以包括：存储器件，其包括多个存储体，每个存储体包括用于替换有缺陷的行和列的行备用和列备用(row and columnspares)；以及存储器控制器，其适用于控制存储器件的操作，其中，存储器控制器包括：内置自测试(BIST)电路，其适用于对多个存储体执行测试操作以及基于测试操作的结果来产生针对每个存储体的故障地址；以及内置冗余分析(BIRA)电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来确定第一备用计数和第二备用计数，以及根据所述第一备用计数和第二备用计数，从针对每个存储体的故障地址中选择目标修复地址。
根据本发明的一个实施例，一种冗余分析电路可以包括：故障地址储存电路，其适用于储存故障地址，每个故障地址包括存储体地址、行地址和列地址；冗余信息获取电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来产生第一备用计数和第二备用计数；计数信息储存电路，其适用于储存针对每个存储体的第一备用计数和第二备用计数；以及目标选择电路，其适用于根据第一备用计数和第二备用计数，从针对每个存储体的故障地址中选择目标修复地址。
根据本发明的一个实施例，一种操作存储系统的方法，该存储系统包括：存储器件，其包括多个存储体；以及存储器控制器，其包括内置自测(BIST)电路和内置冗余分析(BIRA)电路，所述方法可以包括：由BIRA电路，通过分别对针对每个存储体的可修复的行备用和可修复的列备用的数量进行计数来确定第一备用计数和第二备用计数；由BIST电路，对多个存储体执行测试操作，以及基于测试操作的结果来产生针对每个存储体的故障地址；以及由BIRA电路，根据第一备用计数和第二备用计数，从针对每个存储体的故障地址中选择目标修复地址。
根据本发明的实施例，一种存储系统可以包括：存储器件，其包括多个存储体，每个存储体包括正常单元(norm cell)以及用于替换正常单元之中的有缺陷的行和列的行备用和列备用，所述行备用和列备用包括在封装前修复操作中分配的备用(spare)以及在封装后修复操作中分配的备用；以及存储器控制器，其适用于控制存储器件的操作，其中，存储器控制器包括：内置自测试(BIST)电路，其适用于对每个存储体执行测试操作并且产生针对每个存储体的故障地址；以及内置冗余分析(BIRA)电路，其适用于确定行备用和列备用之中的可修复的行备用和可修复的列备用的数量，确定每个故障地址是否对应于其行地址和列地址与先前检测到的故障单元的行地址和列地址中的任何一个都不重叠的备用枢纽(pivot)，并且根据可修复的行备用和可修复的列备用的数量以及通过判断每个故障地址是否对应于备用枢纽，从针对每个存储体的故障地址中选择目标修复地址。
附图说明
图1是示出根据本发明的实施例的存储系统的框图。
图2是示出分配给诸如图1的存储器件的地址配置的视图。
图3是示出诸如图1的冗余信息储存电路的视图。
图4是示出诸如图1的故障地址储存电路的视图。
图5是示出诸如图1的计数信息储存电路的示图。
图6A和图6B是示出根据本发明的实施例的备用枢纽和非备用枢纽的视图。
图7是示出诸如图1的目标选择电路的视图。
图8是示出诸如图7的第一枢纽处理器的视图。
图9是示出诸如图7的第二枢纽处理器的视图。
图10是示出根据本发明的实施例的存储系统的操作的流程图。
图11是示出根据本发明的实施例的冗余分析操作的流程图。
图12A至图13是示出根据本发明的实施例的冗余分析操作的视图。
图14是示出根据本发明的实施例的存储器封装体的视图。
图15是示出根据本发明的实施例的存储模块的视图。
具体实施方式
下面参考附图更详细地描述本发明的各种实施例。提供这些实施例是为了使本公开是彻底和完整的。对“一个实施例”、“另一实施例”等的引用不一定仅是针对一个实施例，并且不同的对任何这样的短语的引用不一定是针对相同的实施例。术语“实施例”在本文中使用时未必指所有实施例。所呈现的实施例仅是示例，并不旨在限制本发明的范围。
此外，应注意，本文中所使用的术语仅是为了描述实施例，而不是限制本发明。如本文所使用的，除非上下文另外明确表示，否则单数形式也旨在包括复数形式。还将理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”在本说明书中使用时表示存在所述特征，但不排除存在或增加一个或更多个其它未说明的特征。如本文所使用的，术语“和/或”表示一个或更多个相关联的所列项目的任意组合和全部组合。还应注意，在本说明书中，“连接/耦接”是指一个组件不仅可以直接耦接另一组件，而且还可以通过中间组件间接耦接另一组件。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可以用于标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个具有相同或相似名称的元件区分开。因此，一个实例中的第一元件也可以在另一实例中被称为第二元件或第三元件，而不表示元件本身的任何改变。
在下面的描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，应注意，可以在没有部分或全部的这些具体细节的情况下实践本发明。
在其他实例下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，在某些情况下，如对相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例描述的特征或元件可以单独使用或与另一实施例的其他特征或元件组合使用。附图不一定按比例绘制，并且在某些情况下，可能已经放大了比例以清楚地示出实施例的特征。
图1是示出根据本发明的实施例的存储系统100的框图。
参考图1，存储系统100可以包括半导体存储器件110和存储器控制器120。在一个实施例中，存储系统100可以以诸如双列直插式存储模块(DIMM)或高带宽存储(HBM)器件的模块结构来实施，在该模块结构中存储器件110和存储器控制器120被集成到一个衬底中。
存储器件110可以包括多个存储体BK0至BKx。由于存储体BK0至BKx中的每个可以具有基本相同的结构，因此下面以第一存储体BK0作为示例进行描述。但是，本发明不限于该特定结构；相反，存储器件110可以根据存储器类型或存储器功能而用若干不同类型的结构中的任何结构来配置。
第一存储体BK0可以包括存储单元阵列112、行控制电路114、列控制电路116和冗余信息储存电路118。在一个实施例中，存储器件110可以包括易失性存储器件，诸如动态随机存取存储器件(DRAM)。在另一实施例中，存储器件110可以包括非易失性存储器件，诸如快闪存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和/或自旋转移力矩随机存取存储器(STT-MRAM)。
存储单元阵列112可以包括多个存储单元MC，一些存储单元MC被分类为正常单元，而其他被分类为备用(或冗余)单元。正常单元可以耦接在正常字线WL与正常位线BL的交叉处，而备用单元可以耦接到任何冗余字线RWL或冗余位线RBL。即，存储单元阵列112可以包括其中设置有正常单元的正常单元阵列NCA、与冗余字线RWL相对应的行备用R_SPARE以及与冗余位线RBL相对应的列备用C_SPARE。
行控制电路114可以通过字线WL和RWL耦接到存储单元阵列112。行控制电路114可以通过根据从存储器控制器120提供的控制信号(未示出)而对行地址进行解码来选择字线WL和RWL。例如，根据激活命令，行控制电路114可以从字线WL和RWL中选择与行地址相对应的字线。行控制电路114可以基于行修复信息RED_R来执行修复操作，该修复操作为用行备用R_SPARE中的一个(即，冗余字线RWL)替换与设置在正常单元阵列NCA中的故障单元耦接的有缺陷的字线WL。
列控制电路116可以通过位线BL和RBL耦接到存储单元阵列112。列控制电路116可以通过根据从存储器控制器120提供的控制信号(未示出)而对列地址进行解码来选择位线BL和RBL。例如，根据写入命令或读取命令，列控制电路116可以从位线BL和RBL中选择与列地址相对应的位线。列控制电路116可以基于列修复信息RED_C来执行修复操作，该修复操作为用列备用C_SPARE中的一个(即，冗余位线RBL)替换与设置在正常单元阵列NCA中的故障单元耦接的有缺陷的位线BL。
尽管图1示出了用于控制存储单元阵列112的操作的行控制电路114和列控制电路116，但是本发明不限于这个配置。可替代地，可以另外设置数据输入/输出(I/O)电路(未示出)以在读取或写入操作期间接收/输出数据。在写入操作期间，数据I/O电路可以接收来自存储器控制器120的写入数据，并向存储单元阵列112传送写入数据。在读取操作期间，数据I/O电路可以向存储器控制器120输出来自存储单元阵列112的读取数据。
冗余信息储存电路118可以储存在晶片级的测试操作或封装级的测试操作期间检测到的故障信息。故障信息可以包括故障单元的行地址和/或列地址。尽管图1示出了设置在存储体BK0至BKx的每个中的冗余信息储存电路118，但是本发明不限于这个配置。在另一实施例中，可以设置由存储体BK0至BKx共用的一个冗余信息储存电路118。除了故障单元的行地址和/或列地址之外，故障信息还可以包括故障单元的存储体地址。
冗余信息储存电路118可以以非易失性存储器来实施。非易失性存储器可以包括阵列电熔丝(ARE)电路、激光熔丝电路、NAND闪存、NOR闪存、PCRAM、ReRAM、FeRAM、MRAM和/或STT-MRAM。冗余信息储存电路118可以储存由若干测试操作检测到的故障信息，并可以根据从存储器控制器120提供的修复信息INF_R而分别向行控制电路114和列控制电路116提供行修复信息RED_R和列修复信息RED_C以执行修复操作。在下文中，将以其中冗余信息储存电路118包括由熔丝单元构成的熔丝电路的情况作为示例进行描述。
存储器控制器120可以接收来自主机(未示出)的命令、控制信号和地址并将其提供给存储器件110，从而控制存储器件110的整体操作。在写入操作期间，存储器控制器120可以将来自主机的写入数据与写入命令和存储体/行/列地址一起提供给存储器件110。在读取操作期间，存储器控制器120可以将来自主机的读取命令和存储体/行/列地址提供给存储器件110，并将读取的数据从存储器件110传送到主机。存储器控制器120可以向存储器件110提供用于修复操作的修复信息INF_R。
在下文中，说明了通过存储器控制器120的修复操作。
存储器控制器120可以包括内置自测试(BIST)电路122和内置冗余分析(BIRA)电路124。
BIST电路122可以对存储体BK0至BKx执行测试操作，并产生针对存储体BK0至BKx中的每个的故障地址FADD。在测试操作期间，BIST电路122可以通过产生测试模式并利用该测试模式对存储器件110进行测试来检测故障单元。当BIST电路122检测到任何故障单元时，BIST电路122可以将与故障单元有关的故障地址FADD传送给BIRA电路124。在一个实施例中，BIST电路122可以包括命令/地址发生器(未示出)、测试模式发生器(未示出)和故障检测器(未示出)。命令/地址发生器可以产生用于测试的读取/写入命令，以及用于要测试的目标单元的存储体/行/列地址。测试模式发生器可以产生设定的测试模式。故障检测器可以通过将从存储器件110输出的读取数据与写入到存储器件110的测试模式进行比较来判断是否发生了故障，并向BIRA电路124提供故障地址FADD。在一个实施例中，故障地址FADD可以包含故障单元的存储体/行/列地址。
BIRA电路124可以通过对可修复的行备用的数量进行计数来储存第一备用计数R_CNT，并且通过对可修复的列备用的数量进行计数来储存第二备用计数C_CNT。根据第一备用计数R_CNT和第二备用计数C_CNT，BIRA电路124可以基于针对每个存储体的故障地址FADD来产生修复信息INF_R，以选择要修复的地址(称为“目标修复地址”)。
BIRA电路124可以包括故障地址储存电路210、冗余信息获取电路220、计数信息储存电路230和目标选择电路240。
故障地址储存电路210可以储存从BIST电路122提供的故障地址FADD。冗余信息获取电路220可以从冗余信息储存电路118获取关于针对每个存储体的可修复的行备用数量和可修复的列备用数量的信息。在一个实施例中，冗余信息获取电路220可以向存储器件110提供测试模式进入命令，并且可以在存储器件110进入测试模式时从冗余信息储存电路118获取信息。冗余信息获取电路220可以通过对可修复的行备用的数量进行计数来产生第一备用计数R_CNT，并且可以通过对可修复的列备用的数量进行计数来产生第二备用计数C_CNT。计数信息储存电路230可以储存针对每个存储体的第一备用计数R_CNT和第二备用计数C_CNT。根据第一备用计数R_CNT和第二备用计数C_CNT，目标选择电路240可以基于针对每个存储体的故障地址FADD来产生修复信息INF_R，并将修复信息INF_R提供给存储器件110。
图2是示出分配给图1的存储器件110的地址配置的视图。
参考图2，可以由存储体地址BK_ADD来指定存储件110的存储体BK0至BKx中的每个。例如，在存储器件110中设置第一存储体BK0至第八存储体BK7，第一存储体BK0至第八存储体BK7由从“000”(即，十进制值“0”)至“111”(即，十进制值“7”)的3比特位存储体地址BK_ADD来指定。即，可以将存储体地址BK_ADD“000”分配给第一存储体BK0。第一存储体BK0的存储单元阵列112可以包括正常单元阵列NCA、行备用R_SPARE和列备用C_SPARE。
正常单元阵列NCA可以包括多个存储单元，所述存储单元被设置为由多个行(即，图1的正常字线WL)和多个列(即，图1的正常位线BL)限定的矩阵形式。例如，当在正常单元阵列NCA中设置32行和32列时，在每一行处的存储单元由从“00000”(即，十进制值“0”)至“11111”(即，十进制值“31”)的5比特位行地址RADD来指定，并且在每一列处的存储单元由从“00000”(即，十进制值“0”)至“11111”(即，十进制值“31”)的5比特位列地址CADD来指定。也就是说，第一行中的32个存储单元可以由行地址RADD“00000”来指定。同样，第一列中的32个存储单元可以由列地址CADD“00000”来指定。可以通过行地址RADD“00001”和列地址CADD“00010”两者来指定在第二行与第三列处的存储单元。
行备用R_SPARE可以对应于冗余字线(例如，图1的RWL)。行备用R_SPARE可以替换包括正常单元阵列NCA的存储单元之中的至少一个故障单元的有缺陷的行。例如，在第四行处的任何存储单元(即，由行地址RADD“00011”指定的)是故障单元，则第四行可以由行备用R_SPARE中的一个来替换。结果，在第四行处的存储单元可以由在行备用R_SPARE处的备用单元来替换。虽然图2示出了4个行备用R_SPARE，但是由于行备用R_SPARE的数目可以大于或小于4，因此本发明不限于这种布置。在该实施例中，由于正常单元阵列NCA中仅4行可以被行备用R_SPARE替换，因此当在正常单元阵列NCA中具有故障单元的行数超过4时，不能通过行备用R_SPARE执行修复操作。在每一行备用处的列数可以与在正常单元阵列NCA中的每一行处的列数基本相同。
列备用C_SPARE可以对应于冗余位线(例如，图1的RBL)。列备用C_SPARE可以替换包括正常单元阵列NCA的存储单元之中的至少一个故障单元的有缺陷的列。例如，在第三列处的任何存储单元(即，由列地址CADD“00010”指定的)是故障单元，则第三列可以由列备用C_SPARE中的一个来替换。结果，在第三列处的存储单元可以由在列备用C_SPARE处的备用单元替换。虽然图2示出了4个列备用C_SPARE，但是由于列备用C_SPARE的数目可以大于或小于4，因此本发明不限于这种布置。在该实施例中，由于正常单元阵列NCA中仅4列可以被列备用C_SPARE替换，因此当在正常单元阵列NCA中具有故障单元的列数超过4时，不能通过列备用C_SPARE执行修复操作。在每一列备用处的行数可以与在正常单元阵列NCA中的每一列处的行数基本相同。
通常，可以为封装前修复操作分配大量的行备用和列备用，然后单独为封装后修复(PPR)操作分配少量的行备用和列备用。在图2所示的示例中，可以为封装前修复操作分配两个行备用R_SPARE和两个列备用C_SPARE，可以为PPR操作分配两个行备用R_SPARE和两个列备用C_SPARE。
图3是示出图1的冗余信息储存电路118的视图。
参考图3，冗余信息储存电路118可以包括用于储存故障信息的多个存储器组。在下文中，存储器组被称为多个熔丝组FS0至FS3和PPR_FS0至PPR_FS3。熔丝组FS0至FS3和PPR_FS0至PPR_FS3中的每一个可以包括使能熔丝ENF和多个地址熔丝AF0至AFy。使能熔丝ENF可以对关于相应熔丝组是否储存了有效故障信息的信息进行编程。例如，当使能熔丝ENF编程为高比特位时，可确定相应的熔丝组储存了有效的故障信息。地址熔丝AF0至AFy可以对故障信息中的地址的相应比特位进行编程，并且可以包括其数量与地址的比特位数相对应的熔丝单元。例如，当配置5比特位行地址和5比特位列地址时，每个熔丝组包括第一地址熔丝AF0至第十地址熔丝AF9。当设置在所有存储体中共用的一个冗余信息储存电路118时，可以提供额外的地址熔丝，其用于对故障单元的存储体地址进行编程。
返回参考图2，假设为每个存储体分配两个行备用R_SPARE和两个列备用C_SPARE以进行封装前修复操作，为每个存储体分配两个行备用R_SPARE和两个列备用C_SPARE以进行PPR操作，可以针对冗余信息储存电路118预先分配用于封装前修复操作的4个熔丝组FS0至FS3，并且预先分配用于PPR操作的4个熔丝组PPR_FS0至PPR_FS3。BIRA电路124的冗余信息获取电路220可以检查关于所有熔丝组FS0至FS3和PPR_FS0至PPR_FS3之中的低比特位的使能熔丝ENF的使能信息，从而验证针对每个存储体的可修复的行备用数量和可修复的列备用数量。在下文中，假设4个熔丝组FS0、FS1、PPR_FS0和PPR_FS1被分配给行备用，并且剩余的4个熔丝组FS2、FS3、PPR_FS2和PPR_FS3被分配给列备用。
图4是示出图1的故障地址储存电路210的视图。
参考图4，故障地址储存电路210可以包括多个备用线，并且可以将从BIST电路122提供的故障地址FADD储存到每个备用线。每个故障地址FADD可以包括故障单元的存储体地址BK_ADD、行地址RADD和列地址CADD。故障地址储存电路210的每个备用线可以由字段来指定，每个字段储存存储体地址BK_ADD、行地址RADD和列地址CADD。例如，当存储器件110包括8个存储体时，可以在每个备用线的字段中储存至少3比特位的存储体地址BK_ADD。当在每个存储体中设置32行和32列时，可以在每个备用线的相应字段中储存至少5比特位的行地址RADD和至少5比特位的列地址CADD。
在一个实施例中，故障地址储存电路210可以被实施为诸如熔丝电路或内容可寻址存储器(CAM)之类的储存电路。
图5是示出图1的计数信息储存电路230的视图。
参考图5，计数信息储存电路230可以包括多个计数线，每个计数线对应于相应的存储体(例如，8)。计数信息储存电路230可以将针对每个存储体的第一备用计数R_CNT和第二备用计数C_CNT储存在相应的计数线中。例如，计数信息储存电路230将针对第一存储体BK0的第一备用计数R_CNT和第二备用计数C_CNT储存到第一计数线中。假设在分配给存储体中的行备用的熔丝组之中的5个使能熔丝ENF被编程为低比特位，则针对该存储体的第一备用计数R_CNT可以被设定为“101”。假设在分配给存储体中的列备用的熔丝组之中的6个使能熔丝ENF被编程为低比特位，则针对该存储体的第二备用计数C_CNT可以被设定为“110”。
尽管图5示出了其中每个计数线由6比特位组成的布置，但是本发明不限于该布置；每个计数线中使用的比特位数可以根据熔丝组的数量进行调整。
图6A和图6B是示出根据本发明的实施例的备用枢纽和非备用枢纽的示图。
参考图6A，示出了第一存储体BK0，其包括由8行和8列组成的正常单元阵列NCA。
假设在BIST电路122对第一存储体BK0执行了测试操作之后，检测到从#1至#8的第一故障单元至第八故障单元。当检测到任何故障单元时，BIST电路122可以将与其有关的故障地址FADD提供给BIRA电路124。BIRA电路124可以将故障单元分类为备用枢纽或非备用枢纽。备用枢纽可以被定义为如下的故障单元：其行地址和列地址与先前检测到的故障单元的行地址和列地址中的任何一个都不重叠。即，备用枢纽可以是其行地址和列地址与先前检测到的故障单元的故障地址不同的故障单元。非备用枢纽可以被定义为如下的故障单元：其行地址和列地址与先前检测到的故障单元的行地址和列地址中的至少一个重叠。每个剩余的故障单元都被定义为非备用枢纽。
参考图6B，第一故障单元#1具有行地址RADD“2”(以下，以十进制数表示)和列地址“1”(以下，以十进制数表示)。即，由于第一故障单元#1具有故障地址(2，1)，因此第一故障单元#1对应于备用枢纽。由于第二故障单元#2具有行地址“5”和列地址“3”，它们与第一故障单元#1的行地址“2”和列地址“1”不重叠，因此具有故障地址(5，3)的第二故障单元#2对应于备用枢纽。相反，由于第三故障单元#3的行地址“5”与第二故障单元#2的行地址相重叠，并且列地址“1”与第一故障单元#1的列地址重叠，因此具有故障地址(5，1)的第三故障单元#3对应于非备用枢纽。这样，第五故障单元#5和第六故障单元#6中的每个对应于备用枢纽，而第四故障单元#4、第七故障单元#7和第八故障单元#8中的每个对应于非备用枢纽。
非备用枢纽可以处于交叉状态或非交叉状态。在非备用枢纽的行地址和列地址与备用枢纽的行地址和列地址重叠的情况下，非备用枢纽可以处于交叉状态。因此，处于交叉状态的非备用枢纽的行地址与备用枢纽中的行地址之一重叠，并且列地址也与备用枢纽中的列地址之一重叠。另一方面，在非备用枢纽的行地址或列地址与备用枢纽的行地址或列地址不重叠的情况下，非备用枢纽可以处于非交叉状态。因此，处于非交叉状态的非备用枢纽的行地址和列地址中只有一个地址与备用枢纽的行地址或列地址重叠，而另一个地址不重叠。
图7是示出图1的目标选择电路240的视图。
参考图7，目标选择电路240可以包括与存储体相对应的多个目标选择器240_BK0至240_BK7。例如，当存储器件110包括8个存储体时，目标选择电路240可以包括第一目标选择器240_BK0至第八目标选择器240_BK7。由于第一目标选择器240_BK0至第八目标选择器240_BK7可以具有基本相同的结构，因此以第一目标选择器240_BK0作为示例进行描述。
第一目标选择器240_BK0可以从故障地址储存电路210接收针对第一存储体BK0的故障地址FADD_BK0，并且可以从计数信息储存电路230中接收针对第一存储体BK0的第一备用计数R_CNT0和第二备用计数C_CNT0。第一目标选择器240_BK0可以根据第一备用计数R_CNT0和第二备用计数C_CNT0来产生修复信息INF_R，以从故障地址FADD_BK0中选择目标修复地址，并将修复信息INF_R提供给存储器件110的第一存储体BK0。
在一个实施例中，第一目标选择器240_BK0可以包括枢纽分析器242、第一枢纽处理器244、第二枢纽处理器246和解导出组件248。
枢纽分析器242可以从故障地址储存电路210接收故障地址FADD_BK0，并且可以基于判断故障地址FADD_BK0是对应于备用枢纽还是非备用枢纽来输出备用有效比特位SP_V。此外，当确定故障地址FADD_BK0对应于非备用枢纽时，枢纽分析器242可以基于判断非备用枢纽处于交叉状态还是处于非交叉状态来输出非备用状态比特位NSP_C。当故障地址FADD_BK0对应于备用枢纽时，枢纽分析器242可以将备用有效比特位SP_V输出为高比特位，而当故障地址FADD_BK0为处于交叉状态的非备用枢纽时，将非备用状态比特位NSP_C输出为高比特位。
第一枢纽处理器244可以根据第一备用计数R_CNT0和第二备用计数C_CNT0、备用有效比特位SP_V以及故障地址FADD_BK0来处理备用枢纽。第一枢纽处理器244可以包括第一表T1。第一枢纽处理器244可以从计数信息储存电路230接收第一备用计数R_CNT0和第二备用计数C_CNT0，以设定第一表T1的大小。在一个实施例中，第一枢纽处理器244可以将第一表T1的大小设定为包括多个行线，所述行线的数量对应于第一备用计数R_CNT0和第二备用计数C_CNT0的和(即，R_CNT+C_CNT)。第一枢纽处理器244可以根据备用有效比特位SP_V而将故障地址FADD_BK0储存在第一表T1的行中。当第一表T1已满时，第一枢纽处理器244可以将标志信号FF输出到解导出组件248。
第二枢纽处理器246可以根据第一枢纽处理器244的结果、第一备用计数R_CNT0、第二备用计数C_CNT0、非备用状态比特位NSP_C以及故障地址FADD_BK0来处理处于交叉状态下的非备用枢纽。第二枢纽处理器246可以包括第二表T2。第二枢纽处理器246可以从计数信息储存电路230接收第一备用计数R_CNT0和第二备用计数C_CNT0，以设定第二表T2的大小。在一个实施例中，第二枢纽处理器246可以将第二表T2的大小设定为包括多个行线和列线，所述行线和列线分别具有与第一备用计数R_CNT0和第二备用计数C_CNT0的和(即，R_CNT+C_CNT)相对应的数量。第二枢纽处理器246可以根据第一枢纽处理器244的结果来定义第二表T2的行线和列线的字段，并根据非备用状态位NSP_C而以故障地址FADD_BK0来更新所述字段。
解导出组件(solution component)248可以根据第二枢纽处理器246的结果来选择目标修复地址。解导出组件248可以基于第二表T2来产生修复信息INF_R，并且可以将修复信息INF_R提供给第一存储体BK0。当标志信号FF表示第一表T1已满时，解导出组件248可以提供包括修复故障信息的修复信息INF_R。即，当被分类为备用枢纽的故障地址FADD的数量大于第一备用计数R_CNT和第二备用计数C_CNT的和(R_CNT+C_CNT)时，解导出组件248可以产生修复信息INF_R而不选择目标修复地址。因此，存储器件110不执行修复操作。
图8是示出图7的第一枢纽处理器244的示图。
参考图8，第一枢纽处理器244可以将第一表T1的大小确定为包括与第一备用计数R_CNT0和第二备用计数C_CNT0的和(m+n)相对应的行线。即，第一表T1的大小可以被确定为和(m+n)与故障地址FADD的比特位数的乘积。当备用有效位SP_V被设定为高比特位时，第一枢纽处理器244可以将故障地址FADD_BK0储存在第一表T1的行线中。故障地址FADD_BK0可以包括行地址RADD和列地址CADD。
如上所述，第一表T1可以根据第一备用计数R_CNT0和第二备用计数C_CNT0而具有可调整的大小。第一表T1可以储存与第一备用计数R_CNT0和第二备用计数C_CNT0的和(m+n)一样多的有效备用枢纽。当发生了备用枢纽的故障地址FADD_BK0超过和(m+n)时，可以不执行修复操作。
图9是示出图7的第二枢纽处理器246的视图。
参考图9，第二枢纽处理器246可以将第二表T2的大小确定为包括与第一备用计数R_CNT0和第二备用计数C_CNT0的和(m+n)相对应的行线R1至Rm+n和列线C1至Cm+n的数量。即，第二表T2的大小可以被确定为(m+n)^2。第二枢纽处理器246可以根据第一枢纽处理器244的结果来定义第二表T2的行线R1至Rm+n和列线C1至Cm+n的字段。例如，当在第一枢纽处理器244的第一表T1的第一行线处的行地址RADD和列地址CADD为(2，3)时，第二枢纽处理器246可以将第二表T2的第一行线R1定义为“2”并将第二表T2的第一列线C1定义为“3”。第二枢纽处理器246可以根据非备用状态比特位NSP_C而用故障地址FADD_BK0更新第二表T2的字段。例如，当非备用状态位NSP_C被设定为高比特位时，第二枢纽处理器246可以将与故障地址FADD_BK0的行地址RADD和列地址CADD相对应的字段更新为比特高位。
如上所述，第二表T2可以根据第一备用计数R_CNT0和第二备用计数C_CNT0而具有可调整的大小。如图3所示，在已经提出的一种类型的存储系统中，即使在封装前的操作期间分配的熔丝组之中仍然有未使用的熔丝组，也仅有四个预先分配的熔丝组PPR_FS0至PPR_FS3可以用于PPR操作。换言之，第一表T1可以仅包含为了PPR操作而固定的四个行线，从而允许第二表T2具有四个行线和四个列线的固定大小。结果，尽管存在实际可用的行备用或列备用，但是当超过了为PPR操作分配的四个行备用或列备用时，也无法对故障单元执行修复操作。因此，降低了修复效率。
相反，在本发明的一个实施例中，BIRA电路124可以识别在全部的熔丝组FS0至FS3和PPR_FS0至PPR_FS3之中的未使用的熔丝组，并且基于此，调整第一表T1和第二表T2的大小。结果，可以通过识别可修复的行备用和列备用并以灵活的方式执行修复操作来提高修复效率。
在下文中，参考图1至图10，描述了根据实施例的存储系统的操作。
图10是示出根据本发明实施例的存储系统的操作的流程图。
参考图10，BIRA电路124可以从存储器件110获取故障信息(在操作S110处)。BIRA电路124的冗余信息获取电路220可以从冗余信息储存电路118获取针对每个存储体的可修复的行备用的数量和可修复的列备用的数量的信息。冗余信息获取电路220可以通过对可修复的行备用的数量进行计数来产生第一备用计数R_CNT，并可以通过对可修复的列备用的数量进行计数来产生第二备用计数C_CNT。计数信息储存电路230可以储存针对每个存储体的第一备用计数R_CNT和第二备用计数C_CNT。
在操作S120处，BIST电路122可以对存储体BK0至BKx执行测试操作，并可以产生针对每个存储体的故障地址FADD。BIST电路122可以通过产生测试模式以及利用测试模式对存储器件110进行测试来检测故障单元。当BIST电路122检测到任何故障单元时，BIST电路122可以将与故障单元有关的故障地址FADD传送到BIRA电路124。BIRA电路124的故障地址储存电路210可以储存从BIST电路122提供的故障地址FADD。
在操作S130处，BIRA电路124的目标选择电路240可以根据第一备用计数R_CNT和第二备用计数C_CNT来产生修复信息INF_R，以从针对每个存储体的故障地址FADD中选择目标修复地址。此外，目标选择电路240可以将修复信息INF_R提供给存储器件110以执行修复操作。当被确定为备用枢纽的故障地址FADD的数量大于第一备用计数R_CNT和第二备用计数C_CNT)的和(R_CNT+C_CNT)时，目标选择电路240可以分析故障地址FADD_BK0以提供包括修复故障信息的修复信息INF_R，从而不选择目标修复地址。因此，存储器件110不执行修复操作。
在下文中，参考图1至图13，描述了根据实施例的冗余分析操作。
图11是用于描述根据本发明的实施例的冗余分析操作的流程图。
参考图11，详细示出了选择目标修复地址并执行修复操作的操作S130。在图11中，描述了对第一存储体BK0执行冗余分析操作的情况。
在操作S1310处，根据与第一存储体BK0相对应的第一备用计数R_CNT0和第二备用计数C_CNT0，第一枢纽处理器244可以确定第一表T1的大小，并且第二枢纽处理器246可以确定第二表T2的大小。
在操作S1320处，枢纽分析器242可以接收并分析针对第一存储体BK0的故障地址FADD_BK0。枢纽分析器242可以判断故障地址FADD_BK0是对应于备用枢纽还是非备用枢纽，以输出备用有效比特位SP_V。当确定了故障地址FADD_BK0对应于非备用枢纽时，枢纽分析器242可以判断该非备用枢纽是处于交叉状态还是处于非交叉状态，以输出非备用状态比特位NSP_C。当故障地址FADD_BK0对应于备用枢纽时，枢纽分析器242可以将备用有效比特位SP_V输出为高比特位，而当故障地址FADD_BK0对应于处于交叉状态下的非备用枢纽时，可以将非备用状态比特位NSP_C输出为高比特位。
当故障地址FADD_BK0对应于备用枢纽时(在S1330处为“是”)，在操作S1340处，第一枢纽处理器244可以判断第一表T1是否已满。当第一表T1已满时(在S1340处为“是”)，在操作S1350处，第一枢纽处理器244可以将标志信号FF输出到解导出组件248，并且解导出组件248可以将包括修复故障信息的修复信息INF_R输出到第一存储体BK0。当第一表T1未满时(在S1340处为“否”)，在操作S1360处，第一枢纽处理器244可以根据备用有效比特位SP_V而将故障地址FADD_BK0储存在第一表T1的行线中。此外，在操作S1360处，第二枢纽处理器246可以根据第一枢纽处理器244的结果来定义第二表T2的行线R1至Rm+n和列线C1至Cm+n的字段。
当故障地址FADD_BK0不对应于备用枢纽(在S1330处为“否”)，而是对应于处于交叉状态下的非备用枢纽(在S1370处为“是”)时，在操作S1380处，第二枢纽处理器246可以将第二表T2的与故障地址FADD_BK0的行地址RADD和列地址CADD相对应的字段更新为高比特位。当故障地址FADD_BK0对应于处于非交叉状态下的非备用枢纽时(在S1370处为“否”)，第二枢纽处理器246可以不更新第二表T2的字段。
在对第一存储体BK0的所有故障地址FADD_BK0顺序地执行上述操作S1320至S1380之后(在S1390处为“是”)，在操作S1400处，解导出组件248可以基于第二表T2来产生修复信息INF_R，并将修复信息INF_R提供给第一存储体BK0。
图12A至图13是示出根据本发明的实施例的冗余分析操作的视图。
参考图12A至图13，描述了对于包括由8行和8列组成的正常单元阵列NCA的第一存储体BK0的冗余分析操作的情况。假设第一备用计数R_CNT0被设定为“010”(即，十进制值“2”)，并且第二备用计数C_CNT0被设定为“011”(即，十进制值“3”)。
参考图12A，第一表T1可以包括5个行线，所述行线的数量对应于第一备用计数R_CNT0和第二备用计数C_CNT0的和。第二表T2可以包括5个行线R1至R5和5个列线C1至C5，所述行线和列线中的每个具有与第一备用计数R_CNT0和第二备用计数C_CNT0的和相对应的数量。
参考图12B，由BIST电路122来检测由行地址RADD“2”(以下以十进制数表示)和列地址CADD“1”(以下以十进制数表示)指定的第一故障单元#1。由于第一故障单元#1具有故障地址(2，1)并且对应于备用枢纽，因此备用有效比特位SP_V被设定为高比特位。结果，第一故障单元#1的故障地址(2，1)被储存在第一表T1的第一行线中，并且由第一故障单元#1的故障地址(2，1)定义第二表T2的第一行线R1和第一列线C1。
参考图12C，检测到由行地址RADD“5”和列地址CADD“3”指定的第二故障单元#2。由于第二故障单元#2具有与第一故障单元#1的行地址“2”和列地址“1”不重叠的故障地址(5，3)，因此第二故障单元#2对应于备用枢纽，并且因此备用有效比特位SP_V被设定为高比特位。结果，第二故障单元#2的故障地址(5，3)被储存在第一表T1的第二行线中，并且由第二故障单元#2的故障地址(5，3)定义第二表T2的第二行线R2和第二列线C2。
参考图12D，检测到由行地址RADD“5”和列地址CADD“1”指定的第三故障单元#3。由于第三故障单元#3的行地址“5”与第二故障单元#2的行地址重叠，并且列地址“1”与第一故障单元#1的列地址重叠，因此第三故障单元#3对应于处于交叉状态下的非备用枢纽，并且因此非备用状态位NSP_C被设定为高比特位。结果，在第二表T2的第二行线R2与第一列线C1交叉处的字段被更新为高比特位。
参考图12E，由行地址RADD“2”和列地址CADD“3”指定的第四故障单元#4被检测并确定为处于交叉状态下的非备用枢纽。结果，在第二表T2的第一行线R1与第二列线C2交叉处的字段被更新为高比特位。
以这种方式，参考图12F，由故障地址(1，4)指定的第五故障单元#5被确定为备用枢纽。第五故障单元#5的故障地址(1，4)被储存在第一表T1的第三行线中，并且由第五故障单元#5的故障地址(1，4)来定义第二表T2的第三行线R3和第三列线C3。同样地，由故障地址(7，7)指定的第六故障单元#6被确定为备用枢纽。第六故障单元#6的故障地址(7，7)被储存在第一表T1的第四行线中，并且由第六故障单元#6的故障地址(7，7)来定义第二表T2的第四行线R4和第四列线C4。
此外，由故障地址(7，4)指定的第七故障单元#7被确定为处于交叉状态下的非备用枢纽，因此在第二表T2的第四行线R4与第三列线C3交叉处的字段被更新为高比特位。同样，由故障地址(5，7)指定的第八故障单元#8被确定为处于交叉状态下的非备用枢纽，因此在第二表T2的第二行线R2与第四列线C4交叉处的字段被更新为高比特位。
参考图12G，由故障地址(3，5)指定的第九故障单元#9被确定为备用枢纽。第九故障单元#9的故障地址(3，5)被储存在第一表T1的第五行线中，并且由第九故障单元#9的故障地址(3，5)来定义第二表T2的第五行线R5和第五列线C5。
此后，当额外的故障单元被检测到并被确定为备用枢纽时，产生标志信号FF，并且因此解导出组件248将包括修复故障信息的修复信息INF_R输出到第一存储体BK0。被确定为备用枢纽的故障单元可以被不修复，而被确定为非备用枢纽的故障单元可以被修复。
参考图13，解导出组件248可以基于第二表T2来产生修复信息INF_R以选择目标修复地址，并且可以将修复信息INF_R提供给存储器件110的第一存储体BK0。解导出组件248可以将第二表T2中的与备用枢纽的行地址RADD和列地址CADD相对应的字段标记为指示符“X”。即，可以沿着第二表T2的对角线方向标记指示符“X”。解导出组件248可以导出修复信息INF_R，从而选中存在于指示符“X”和高比特位“1”处的字段。例如，假设为封装前修复操作分配了两个行备用R_SPARE1和R_SPARE2以及两个列备用C_SPARE1和C_SPARE2，为PPR操作分配了两个行备用R_SPARE3和R_SPARE4以及两个列备用C_SPARE3和C_SPARE4，并且在PPR操作期间列备用C_SPARE2实际上未被使用并可以用于修复操作。解导出组件248产生修复信息INF_R，使得行地址RADD“2”和“5”分别用为PPR操作分配的行备用R_SPARE3和R_SPARE4来替换。此外，解导出组件248产生修复信息INF_R，使得列地址CADD“4”、“7”和“5”分别用列备用C_SPARE3和C_SPARE4以及列备用C_SPARE2来替换。
如上所述，在已经提出的冗余分析操作中，由于第一表T1仅包含为了PPR操作而固定的四个行线，因此难以储存更多的备用枢纽。因此，解导出组件248将包括修复故障信息的修复信息INF_R输出到第一存储体BK0。相反，在本发明的实施例中，第一表T1的大小被调整为增加了可修复的行备用和列备用的数量，并且可以储存更多备用枢纽。因此，可以提高修复效率。
图14是示出根据本发明的实施例的存储器封装体300的视图。
参考图14，存储器封装体300可以包括存储器件310、存储器控制器320、插入层330和封装衬底340。存储器封装体300的存储器件310可以包括层叠的存储器件。
插入层330可以被安装到封装衬底340上。
存储器件310和存储器控制器320可以被单独地安装到插入层330上。
存储器控制器320可以被实施为多种处理器中的任意一种，诸如中央处理单元(CPU)、图形处理单元(GPU)和应用程序处理器(AP)。因此，存储器控制器320可以被称为如图14中指示的处理器。
存储器件310的物理区域(PHY)可以经由插入层330耦接到存储器控制器320的物理区域(PHY)。在每个物理区域PHY中可以设置接口电路，其用于实现存储器件310与存储器控制器320之间的通信。
存储器件310可以是高带宽存储器(HBM)，其由在竖直方向上层叠并经由穿通电极或穿通硅通孔(TSV)电连接的多个裸片形成。层叠的裸片为HBM存储器件310提供更多数量的I/O单元，这进而使得HBM存储器件310能够以高带宽工作。
多个裸片可以包括基底逻辑裸片314(也简称为基底裸片)和多个核心裸片312。核心裸片312可以顺序地层叠在基底裸片314上方，并且经由穿通电极TSV彼此耦接。虽然图14示出了四个层叠的核心裸片312，但是本公开不限于此。应注意，层叠的核心裸片的数量可以根据存储器件的设计而变化。
每个核心裸片312可以用存储芯片来实施。每个核心裸片312可以包括用于储存数据的多个存储单元以及用于支持对存储单元的核心操作的电路。基底裸片314可以用作核心裸片312与存储器控制器320之间的接口，使得可以执行存储器封装体300内的各种功能，诸如存储器管理功能(例如，针对存储单元的刷新管理功能和电源管理功能)，以及在核心裸片312与存储器控制器320之间的时序调整功能。
在本发明的实施例中，每个核心芯片312可以对应于图1的存储器件110，并且存储器控制器320可以对应于图1的存储器控制器120。因此，存储器控制器320可以包括BIST电路和BIRA电路。BIRA电路可以通过对可修复的行备用和列备用的数量进行计数来分别储存第一备用计数R_CNT和第二备用计数C_CNT，并且可以根据第一备用计数R_CNT和第二备用计数C_CNT，基于针对每个存储体的故障地址FADD来产生修复信息INF_R以选择目标修复地址。基底裸片314可以接收修复信息INF_R并将其传送到核心裸片312，并且每个核心裸片312可以根据修复信息INF_R而执行修复操作，以用行备用和列备用替换有缺陷的行或列。
图15是示出根据本发明的实施例的存储模块400的视图。
参考图15，存储模块400可以包括多个存储器件410、模块控制器(DIMM CTRL)420和多个数据缓冲器430。尽管图15示出了包括18个存储器件M1至M18以及10个数据缓冲器DB00至DB09的存储模块400，但本发明不限于此配置；存储器件410的数量可以基于存储模块400的结构和输入/输出配置。存储器件410、模块控制器420和数据缓冲器430可以被集成到一个衬底中，例如，印刷的电路板(PCB)。
在本发明的实施例中，每个存储器件410可以对应于图1的存储器件110，并且模块控制器420可以对应于图1的存储器控制器120。因此，模块控制器420可以包括BIST电路和BIRA电路。BIRA电路可以分别通过对可修复的行备用和列备用的数量进行计数来储存第一备用计数R_CNT和第二备用计数C_CNT，并且可以根据第一备用计数R_CNT和第二备用计数C_CNT，基于针对每个存储体的故障地址FADD来产生修复信息INF_R以选择目标修复地址。每个存储器件410可以根据修复信息INF_R而执行修复操作，以用行备用和列备用替换有缺陷的行或列。
从以上描述中显而易见的是，根据本发明实施例的电阻式存储器件可以通过在选择性写入操作期间省略不必要的预读取操作来减少写入延时并减少功耗。
尽管已经关于特定实施例说明和描述了本发明，但是这些实施例不是限制性的，而是描述性的。此外，应注意的是，在不脱离由所附权利要求书所限定的本发明的精神和/或范围的情况下，如本领域技术人员将理解的，通过对所描述的实施例的各种特征进行替换、改变和修改，可以以各种其他方式来实现本发明。

Claims (26)

1.一种存储系统，包括：
存储器件，其包括多个存储体，每个存储体包括用于替换有缺陷的行和列的行备用和列备用；以及
存储器控制器，其适用于控制所述存储器件的操作，
其中，所述存储器控制器包括：
内置自测试BIST电路，其适用于对所述多个存储体执行测试操作，以及基于所述测试操作的结果来产生针对每个存储体的故障地址；以及
内置冗余分析BIRA电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来确定第一备用计数和第二备用计数，以及根据所述第一备用计数和所述第二备用计数，从针对每个存储体的所述故障地址中选择目标修复地址。
2.根据权利要求1所述的存储系统，
其中，所述BIRA电路判断所述故障地址中的每个是对应于备用枢纽还是非备用枢纽，其中每个备用枢纽的行地址和列地址与先前检测到的故障单元的行地址和列地址中的任何一个都不重叠，以及
其中，当被分类为备用枢纽的所述故障地址的数量大于所述第一备用计数和所述第二备用计数的和时，所述BIRA电路不选择所述目标修复地址。
3.根据权利要求1所述的存储系统，其中，所述BIRA电路包括：
故障地址储存电路，其适用于储存从所述BIST电路提供的所述故障地址；
冗余信息获取电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来产生所述第一备用计数和所述第二备用计数；
计数信息储存电路，其适用于储存针对每个存储体的所述第一备用计数和所述第二备用计数；以及
目标选择电路，其适用于根据所述第一备用计数和所述第二备用计数，从针对每个存储体的所述故障地址中选择所述目标修复地址。
4.根据权利要求3所述的存储系统，
其中，所述存储器件包括：冗余信息储存电路，其包括用于储存针对每个存储体的故障信息的多个存储器组，以及
其中，所述冗余信息获取电路基于表示所述存储器组是否储存了有效故障信息的使能信息来对可修复的行备用和可修复的列备用的数量进行计数。
5.根据权利要求3所述的存储系统，其中，所述计数信息储存电路包括多个计数线并且将针对每个存储体的所述第一备用计数和所述第二备用计数储存到相应的计数线，每个计数线与所述存储体相对应。
6.根据权利要求3所述的存储系统，其中，所述目标选择电路包括：
枢纽分析器，其适用于通过判断所述故障地址是对应于备用枢纽还是非备用枢纽来输出备用有效比特位，并且通过判断所述非备用枢纽是处于交叉状态还是处于非交叉状态来输出非备用状态比特位；
第一枢纽处理器，其适用于根据所述第一备用计数和所述第二备用计数、所述备用有效比特位和所述故障地址来处理所述备用枢纽；
第二枢纽处理器，其适用于根据所述第一枢纽处理器的结果、所述第一备用计数和所述第二备用计数、所述非备用状态比特位和所述故障地址来处理处于所述交叉状态下的所述非备用枢纽；以及
解导出组件，其适用于根据所述第二枢纽处理器的结果来选择所述目标修复地址，以及向每个存储体提供修复信息。
7.根据权利要求6所述的存储系统，其中，所述枢纽分析器适用于：
判断所述故障地址是对应于所述备用枢纽还是所述非备用枢纽，其中，所述备用枢纽的行地址和列地址与储存在所述故障地址储存电路中的所述故障地址的行地址和列地址中的任何一个都不重叠；以及
在所述非备用枢纽的行地址和列地址与所述备用枢纽的行地址和列地址重叠的情况下，确定所述非备用枢纽处于所述交叉状态，而在所述非备用枢纽的行地址或列地址与所述备用枢纽的行地址或列地址不重叠的情况下，确定所述非备用枢纽处于所述非交叉状态。
8.根据权利要求6所述的存储系统，其中，所述第一枢纽处理器包括其大小由所述第一备用计数和所述第二备用计数来设定的第一表，并且根据所述备用有效比特位而将所述故障地址储存到所述第一表中。
9.根据权利要求8所述的存储系统，其中，所述第一表具有多个行线，所述行线的数量对应于所述第一备用计数和第二备用计数的和。
10.根据权利要求6所述的存储系统，其中，所述第二枢纽处理器包括其大小由所述第一备用计数和所述第二备用计数来设定的第二表，并且根据所述第一枢纽处理器的结果和所述非备用状态比特位而将所述故障地址储存到所述第二表中。
11.根据权利要求10所述的存储系统，其中，所述第二表具有多个行线和列线，所述行线和列线的数量分别对应于所述第一备用计数和所述第二备用计数的和。
12.根据权利要求1所述的存储系统，其中，所述存储器件和所述存储器控制器被集成到一个衬底中以配置模块结构。
13.一种冗余分析电路，包括：
故障地址储存电路，其适用于储存故障地址，每个故障地址包括存储体地址、行地址和列地址；
冗余信息获取电路，其适用于通过分别对可修复的行备用和可修复的列备用的数量进行计数来产生第一备用计数和第二备用计数；
计数信息储存电路，其适用于储存针对每个存储体的所述第一备用计数和所述第二备用计数；以及
目标选择电路，其适用于根据所述第一备用计数和所述第二备用计数，从针对每个存储体的所述故障地址中选择目标修复地址。
14.根据权利要求13所述的冗余分析电路，
其中，所述目标选择电路判断所述故障地址中的每个是对应于备用枢纽还是非备用枢纽，其中，所述备用枢纽的行地址和列地址与储存在所述故障地址储存电路中的所述故障地址的行地址和列地址中的任何一个都不重叠，以及
其中，当被分类为备用枢纽的所述故障地址的数量大于所述第一备用计数和所述第二备用计数的和时，所述目标选择电路不选择所述目标修复地址。
15.根据权利要求13所述的冗余分析电路，其中，所述目标选择电路包括：
枢纽分析器，其适用于通过判断所述故障地址是对应于备用枢纽还是非备用枢纽来输出备用有效比特位，并且通过判断所述非备用枢纽是处于交叉状态还是处于非交叉状态来输出非备用状态比特位；
第一枢纽处理器，其适用于根据所述第一备用计数和所述第二备用计数、所述备用有效比特位和所述故障地址来处理所述备用枢纽；
第二枢纽处理器，其适用于根据所述第一枢纽处理器的结果、所述第一备用计数和所述第二备用计数、所述非备用状态比特位以及所述故障地址来处理处于所述交叉状态下的所述非备用枢纽；以及
解导出组件，其适用于根据所述第二枢纽处理器的结果来选择所述目标修复地址，以及向每个存储体提供修复信息。
16.根据权利要求15所述的冗余分析电路，其中，所述枢纽分析器适用于：
判断所述故障地址是对应于所述备用枢纽还是所述非备用枢纽，其中，所述备用枢纽的行地址和列地址与储存在所述故障地址储存电路中的所述故障地址的行地址和列地址中的任何一个都不重叠；以及
在所述非备用枢纽的行地址和列地址与所述备用枢纽的行地址和列地址重叠的情况下，确定所述非备用枢纽处于所述交叉状态，而在所述非备用枢纽的行地址或列地址与所述备用枢纽的行地址或列地址不重叠的情况下，确定所述非备用枢纽处于所述非交叉状态。
17.根据权利要求15所述的冗余分析电路，其中，所述第一枢纽处理器包括其大小由所述第一备用计数和所述第二备用计数来设定的第一表，并且根据所述备用有效比特位而将所述故障地址储存到所述第一表中。
18.根据权利要求15所述的冗余分析电路，其中，所述第二枢纽处理器包括其大小由所述第一备用计数和所述第二备用计数来设定的第二表，并且根据所述第一枢纽处理器的结果和所述非备用状态比特位而将所述故障地址储存到所述第二表中。
19.一种操作存储系统的方法，所述存储系统包括：存储器件，其包括多个存储体；以及存储器控制器，其包括内置自测试BIST电路和内置冗余分析BIRA电路，所述方法包括：
由所述BIRA电路，通过分别对针对每个存储体的可修复的行备用和可修复的列备用的数量进行计数来确定第一备用计数和第二备用计数；
由所述BIST电路，对所述多个存储体执行测试操作，以及基于所述测试操作的结果来产生针对每个存储体的故障地址；以及
由所述BIRA电路，根据所述第一备用计数和所述第二备用计数，从针对每个存储体的所述故障地址中选择目标修复地址。
20.根据权利要求19所述的方法，还包括：
由所述BIRA电路来判断所述故障地址中的每个是对应于备用枢纽还是非备用枢纽，其中，所述备用枢纽的行地址和列地址与先前检测到的故障单元的行地址和行地址中的任何一个都不重叠，以及
当被分类为备用枢纽的所述故障地址的数量大于所述第一备用计数和所述第二备用计数的和时，由所述BIRA电路跳过选择所述目标修复地址的步骤。
21.根据权利要求19所述的方法，其中，选择所述目标修复地址的步骤包括：
根据所述第一备用计数和所述第二备用计数，确定用于储存备用枢纽的第一表的大小和用于储存处于交叉状态下的非备用枢纽的第二表的大小；
分析针对每个存储体的所述故障地址；
当所述故障地址对应于所述备用枢纽时，将所述故障地址储存在所述第一表中并且定义所述第二表的字段；
当所述故障地址对应于处于所述交叉状态下的所述非备用枢纽时，用所述故障地址来更新所述第二表的所述字段；以及
基于所述第二表来选择所述目标修复地址。
22.根据权利要求21所述的方法，其中，所述第一表具有多个行线，所述行线的数量对应于所述第一备用计数和所述第二备用计数的和。
23.根据权利要求21所述的方法，其中，所述第二表具有多个行线和列线，所述行线和列线的数量分别对应于所述第一备用计数和所述第二备用计数的和。
24.根据权利要求21所述的方法，其中，分析针对每个存储体的所述故障地址的步骤包括：
判断每个故障地址是对应于备用枢纽还是非备用枢纽，其中，所述备用枢纽的行地址和列地址与储存在所述故障地址储存电路中的所述故障地址的行地址和列地址中的任何一个都不重叠；以及
在所述非备用枢纽的行地址和列地址与所述备用枢纽的行地址和列地址重叠的情况下，确定所述非备用枢纽处于所述交叉状态，而在所述非备用枢纽的行地址或列地址与所述备用枢纽的行地址或列地址不重叠的情况下，确定所述非备用枢纽处于所述非交叉状态。
25.根据权利要求21所述的方法，其中，将所述故障地址储存在所述第一表中的步骤包括：
当所述第一表已满时，跳过选择所述目标修复地址的步骤。
26.一种存储系统，包括：
存储器件，其包括多个存储体，每个存储体包括正常单元以及用于替换所述正常单元之中的有缺陷的行和列的行备用和列备用，所述行备用和列备用包括在封装前修复操作中分配的备用和在封装后修复操作中分配的备用；以及
存储器控制器，其适用于控制所述存储器件的操作，
其中，所述存储器控制器包括：
内置自测试BIST电路，其适用于对每个存储体执行测试操作并且产生针对每个存储体的故障地址；以及
内置冗余分析BIRA电路，其适用于确定所述行备用和所述列备用之中的可修复的行备用和可修复的列备用的数量，确定所述故障地址中的每个是否对应于其行地址和列地址与先前检测到的故障单元的行地址和列地址中的任何一个都不重叠的备用枢纽，并且根据可修复的行备用和可修复的列备用的数量以及通过判断所述故障地址中的每个是否对应于所述备用枢纽，从针对每个存储体的所述故障地址中选择目标修复地址。
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