CN102445644B - Mos器件的spice测试结构 - Google Patents

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Abstract

本发明公开了一种MOS器件的SPICE测试结构，该结构包括多个依次排列的MOS器件以及多个引脚，所有MOS器件的衬底相连；排列位置为奇数的MOS器件的栅极相连；排列位置为偶数的MOS器件的栅极相连；前一MOS器件的源极或漏极与后一相邻MOS器件的漏极或源极对应共用，形成多个共用脚；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、排列位置为末位的MOS器件的源极或漏极分别连接一个引脚。从而可在有限的面积下放置更多的MOS器件，避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。

Description

MOS器件的SPICE测试结构
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种MOS器件的SPICE测试结构。
背景技术
在半导体集成电路中，电路系统的设计人员有时需要对系统中的部分电路作电压与电流关系的详细分析，此时需要做晶体管级仿真。在晶体管级仿真中所使用的电路模型都是最基本的元件和单管，并且这种仿真通常是通过集成电路增强模拟程序(SPICE，Simulation Program With Integrated Circuit Emphasis)来实现的。
为了进行SPICE模拟，必须先建立元器件的SPICE模型，例如MOS器件的SPICE模型，以便在模拟程序中有特定的数学模型来描述相应的元器件。对于MOS器件来说，其在亚阈值工作情况下的所有二级效应即构成了MOS器件的SPICE模型。元器件的SPICE模型与半导体制备工艺密切相关，通过元器件的SPICE模型可模拟相应的半导体制造厂(fab)生产的器件特性。
通常来说，半导体制造厂(fab)在建立初期都要收集元器件的SPICE模型，从而建立包含各种元器件模型的SPICE库，并且每进行一次工艺调整都需收集一次SPICE模型，对SPICE库进行调整。元器件的SPICE模型是通过对fab生产的器件进行SPICE测试，从而收集数据，并通过相应的数据建立模型得到的；并且，有时为了监测半导体制备工艺(process)情况，也需对fab生产的器件进行SPICE测试。
然而SPICE测试可能会对器件的引脚(pad)造成影响，从而给后续的一些测试造成影响，例如芯片接受度测试(WAT，Wafer Acceptance Test)及其它性能测试等。为了避免SPICE测试对后续的一些测试造成影响，通常在半导体晶片上制备一些器件专门供SPICE测试使用，并且为了节约晶片面积，通常来说，所述专门供SPICE测试用的器件制备在半导体晶片的切割道(Scribe Line)上。所谓切割道，是将半导体晶片中的每两个芯片单元隔开，并且在后续的切割步骤中，半导体晶片是沿着切割道进行切割的。
为了精确地得到元器件的SPICE模型，希望收集的数据越多越好，因而也需要可供测试的器件越多越好。然而可供SPICE测试使用的晶片面积是有限的，因此，如何在有限的晶片面积上放置更多的器件，已成为业界需要解决的技术问题。以MOS器件来说，为了在有限的晶片面积上放置更多的MOS器件，目前提出了MOS器件的几种SPICE测试结构。
请参考图1，图1为现有的第一种MOS器件的SPICE测试结构的电路原理图，如图1所示，该SPICE测试结构包括多个MOS器件，所述多个MOS器件制备在一个切割道上，所述多个MOS器件的栅极(G1～G22)连接在一起(其中G5～G21未在图中示出)，并且接在同一个引脚P2上；且所述多个MOS器件的衬底(B1～B22)连接在一起(其中B5～B21未在图中示出)，并且接在同一个引脚P1上；同时，所述多个MOS器件中的相邻MOS器件共用源极和漏极，即第1个MOS器件的源极S1同时是第2个MOS器件的漏极D2，第2个MOS器件的源极S2同时是第3个MOS器件的漏极D3，第3个MOS器件的源极S3同时是第4个MOS器件的漏极D4，第4个MOS器件的源极S4同时是第5个MOS器件的漏极D5，依此类推，第21个MOS器件的源极S21同时是第22个MOS器件的漏极D22。因此，当每个切割道的面积可以放置25个引脚(pad)(P1～P25)时(其中P9～P24未在图中示出)，采用第一种MOS器件的SPICE测试结构可以在每个切割道上放置22个MOS器件。其原理为：
所有MOS器件的衬底(B1～B22)共用一个引脚P1；所有MOS器件的栅极(G1～G22)共用一个引脚P2；第1个MOS器件的漏极用一个引脚P3，第22个MOS器件的源极S22用一个引脚P4；第1个MOS器件的源极S1至第21个MOS器件的源极S21各用一个引脚(P5～P25)。
虽然上述第一种MOS器件的SPICE测试结构在每个具有25个引脚的切割道上可放置22个MOS器件，然而，在给其中一个MOS器件加偏置电压进行漏电流测试时，相邻MOS器件也会被偏置，从而对漏电流的测试产生影响，例如给第1个MOS器件加偏置电压，即给第1个MOS器件的栅极G1、衬底B1、源极S1、以及漏极D1加偏置电压时，由于第1个MOS器件的栅极G1与第2个MOS器件的栅极G2共用一个引脚，第1个MOS器件的衬底B1与第2个MOS器件的衬底B2共用一个引脚，第1个MOS器件的源极S1与第2个MOS器件的漏极D2共用一个引脚，因此第2个MOS器件的栅极G2与第2个MOS器件的漏极D2之间也同时加了偏置电压，从而第2个MOS器件也会产生反向漏电流，因此对第1个MOS器件的漏电流的收集产生影响，从而影响第1个MOS器件的漏电流的测量精度。
为了避免相邻MOS器件之间的相互影响，提出了一种改进型MOS器件的SPICE测试结构，请参考图2，图2为现有的改进型MOS器件的SPICE测试结构的电路原理图，如图2所示，该SPICE测试结构包括多个MOS器件，所述多个MOS器件制备在一个切割道上，所述多个MOS器件的衬底(B1～B9)连接在一起(其中B5～B8未在图中示出)，并且接在同一个引脚P1上；所述多个MOS器件中的两相邻MOS器件共用一个源极，即第1个MOS器件的源极S1同时是第2个MOS器件的源极S2，第3个MOS器件的源极S3同时是第4个MOS器件的源极S4，依此类推；但是所述多个MOS器件的栅极与漏极独立。因此，当每个切割道的面积可以放置25个引脚(pad)(P1～P25)时(其中P15～P18以及P25未在图中示出)，采用改进型MOS器件的SPICE测试结构只能在每个切割道上放置9个MOS器件。其原理为：
所有MOS器件的衬底(B1～B9)共用一个引脚P1；所有MOS器件的栅极(G1～G9)(其中G5～G8未在图中示出)分别用一个引脚(P2～P10)；所有MOS器件的漏极(D1～D9)(其中D5～D8未在图中示出)分别用一个引脚(P11～P19)；第1个MOS器件的源极S1与第2个MOS器件的源极S2共用一个引脚P20；第3个MOS器件的源极S3与第4个MOS器件的源极S4共用一个引脚P21；第5个MOS器件的源极S5与第6个MOS器件的源极S6共用一个引脚P22(其中P22未在图中示出)；第7个MOS器件的源极S7与第8个MOS器件的源极S8共用一个引脚P23(其中P23未在图中示出)；第9个MOS器件的源极S9用一个引脚P24；由于只剩一个引脚，已经不能满足一个MOS器件的需要，因此最多只能放9个MOS器件。
由于上述改进型MOS器件的SPICE测试结构中各MOS器件的栅极和漏极独立，因此在给其中一个MOS器件加偏置电压进行漏电流测试时，相邻MOS器件不会对测试结果造成影响，从而可提高各MOS器件的漏电流的测试精度。但是在每个具有25个引脚的切割道上只能放置9个MOS器件，浪费了面积。
因此，如何在有限的晶片面积上放置更多的MOS器件，且各MOS器件之间对测试结果不产生相互影响，已成为目前业界亟需解决的技术问题。
发明内容
本发明的目的在于提供一种MOS器件的SPICE测试结构，以节约半导体晶片面积，同时提高SPICE测试的精度。
为解决上述问题，本发明提出一种MOS器件的SPICE测试结构，该测试结构包括多个依次排列的MOS器件以及多个引脚，所述多个MOS器件的衬底连接在一起；排列位置为奇数的MOS器件的栅极连接在一起；排列位置为偶数的MOS器件的栅极连接在一起；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、以及排列位置为末位的MOS器件的源极或漏极分别连接所述多个引脚中的一个引脚。
可选的，所述多个MOS器件以及所述多个引脚制备在半导体晶片的切割道上。
可选的，所述多个MOS器件以及所述多个引脚制备在半导体晶片的芯片单元上。
可选的，所述切割道上具有的引脚的数量为25个。
可选的，所述MOS器件的数量为21个。
本发明由于采用以上的技术方案，使之与现有技术相比，具有以下的优点和积极效果：
1)本发明提供的MOS器件的SPICE测试结构的多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，从而节约了面积，使得在同一面积下可以放置更多的MOS器件；
2)在本发明提供的MOS器件的SPICE测试结构中，排列位置为奇数的MOS器件的栅极连接在一起，排列位置为偶数的MOS器件的栅极连接在一起，从而避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。
附图说明
图1为现有的第一种MOS器件的SPICE测试结构的电路原理图；
图2为现有的改进型MOS器件的SPICE测试结构的电路原理图；
图3为本发明实施例提供的MOS器件的SPICE测试结构的电路原理图。
具体实施方式
以下结合附图和具体实施例对本发明提出的MOS器件的SPICE测试结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种MOS器件的SPICE测试结构，该测试结构包括多个依次排列的MOS器件以及多个引脚，所述多个MOS器件的衬底连接在一起；排列位置为奇数的MOS器件的栅极连接在一起；排列位置为偶数的MOS器件的栅极连接在一起；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、以及排列位置为末位的MOS器件的源极或漏极分别连接所述多个引脚中的一个引脚。从而可在有限的面积下放置更多的MOS器件，并且避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。
本发明实施例提供的MOS器件的SPICE测试结构包括多个依次排列的MOS器件以及多个引脚，所述多个MOS器件的衬底连接在一起；排列位置为奇数的MOS器件的栅极连接在一起；排列位置为偶数的MOS器件的栅极连接在一起；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、以及排列位置为末位的MOS器件的源极或漏极分别连接所述多个引脚中的一个引脚。
进一步地，所述多个MOS器件以及所述多个引脚制备在半导体晶片的切割道上。
进一步地，所述多个MOS器件以及所述多个引脚制备在半导体晶片的芯片单元上。
进一步地，所述切割道上具有的引脚的数量为25个。
进一步地，所述MOS器件的数量为21个。
以下将以MOS器件放置在切割道上为例，对具有25个引脚的切割道上的21个MOS器件的排放原理作进一步说明，请参考图3，图3为本发明实施例提供的MOS器件的SPICE测试结构的电路原理图，如图3所示，所述切割道上具有多个引脚(P1～P25)(其中P10～P23未在图中示出)，所述多个MOS器件的衬底(B1～B21)连接在一起(其中B4～B19未在图中示出)，并连接在引脚P1上；排列位置为奇数的MOS器件的栅极(G1、G3......G21)连接在一起，并连接在引脚P2上；排列位置为偶数的MOS器件的栅极(G2、G4......G20)连接在一起，并连接在引脚P3上；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚，例如第1个MOS器件的源极S1同时是第2个MOS器件的漏极D2，第3个MOS器件的源极S3同时是第4个MOS器件的漏极D4，依此类推；排列位置为首位的MOS器件的漏极D1连接引脚P4，排列位置为末位的MOS器件的源极S21连接引脚P5；所述多个共用脚分别与引脚(P6～P25)中的一个引脚相连。
需要说明的是，MOS器件放置在半导体晶片的芯片单元上的排放原理与放置在切割道上的上述排放原理相同。
在本发明提供的MOS器件的SPICE测试结构中，排列位置为奇数的MOS器件的栅极连接在一起，排列位置为偶数的MOS器件的栅极连接在一起，从而避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。
因此，本发明提供的MOS器件的SPICE测试结构与现有的第一种MOS器件的SPICE测试结构相比，虽然在具有25个引脚的相同面积的切割道上少放了一个MOS器件，但是现有的第一种MOS器件的SPICE测试结构中的相邻MOS器件在进行漏电流测试时相互影响，从而影响了MOS器件的漏电流测试精度；而本发明提供的SPICE测试结构在只少放一个MOS器件的情况下，避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。
并且本发明提供的MOS器件的SPICE测试结构与现有的改进型MOS器件的SPICE测试结构相比，在保证漏电流测试精度的同时，在同样的切割道面积上大幅增加了MOS器件的放置数量。
在本发明的一个具体实施例中，所述切割道上或所述半导体晶片的芯片单元上具有25个引脚，所述MOS器件的个数为21个，然而应该认识到，根据实际情况，所述引脚的数量还可以根据切割道或芯片单元的面积取其它值，并且所述引脚数量变化时，所述MOS器件的个数也相应发生变化。
综上所述，本发明提供了一种MOS器件的SPICE测试结构，该测试结构包括多个依次排列的MOS器件以及多个引脚，所述多个MOS器件的衬底连接在一起；排列位置为奇数的MOS器件的栅极连接在一起；排列位置为偶数的MOS器件的栅极连接在一起；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、以及排列位置为末位的MOS器件的源极或漏极分别连接所述多个引脚中的一个引脚。从而可在有限的面积下放置更多的MOS器件，并且避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种MOS器件的SPICE测试结构，包括多个依次排列的MOS器件以及多个引脚，其特征在于，所述多个MOS器件的衬底连接在一起；排列位置为奇数的MOS器件的栅极连接在一起；排列位置为偶数的MOS器件的栅极连接在一起；避免了相邻MOS器件在进行漏电流测试时相互影响，提高了漏电流的测试精度；所述多个MOS器件中的前一MOS器件的源极与后一相邻MOS器件的漏极共用，或前一MOS器件的漏极与后一相邻MOS器件的源极共用，形成多个共用脚，以在保证漏电流测试精度的同时，在同样的切割道面积上增加MOS器件的放置数量；所述排列位置为奇数的MOS器件的栅极、排列位置为偶数的MOS器件的栅极、所述多个共用脚、排列位置为首位的MOS器件的漏极或源极、以及排列位置为末位的MOS器件的源极或漏极分别连接所述多个引脚中的一个引脚。
2.如权利要求1所述的MOS器件的SPICE测试结构，其特征在于，所述多个MOS器件以及所述多个引脚制备在半导体晶片的切割道上。
3.如权利要求1所述的MOS器件的SPICE测试结构，其特征在于，所述多个MOS器件以及所述多个引脚制备在半导体晶片的芯片单元上。
4.如权利要求2或3所述的MOS器件的SPICE测试结构，其特征在于，所述引脚的数量为25个。
5.如权利要求4所述的MOS器件的SPICE测试结构，其特征在于，所述MOS器件的数量为21个。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102928763B (zh) * 2012-11-28 2014-12-24 杭州广立微电子有限公司 一种晶体管关键参数的可寻址测试电路及其测试方法
CN106249120B (zh) * 2016-08-02 2018-12-18 上海集成电路研发中心有限公司 用于模型数据测试的中心晶片的挑选方法
CN112687663B (zh) * 2020-12-16 2023-03-14 深圳市紫光同创电子有限公司 晶圆监控结构及监控方法
EP4138126A4 (en) 2021-07-09 2023-07-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR TEST STRUCTURE AND METHOD FOR FORMING IT

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795964A (en) * 1986-08-01 1989-01-03 Texas Instruments Incorporated Method and apparatus for measuring the capacitance of complementary field-effect transistor devices
US5093586A (en) * 1989-08-28 1992-03-03 Mitsubishi Denki Kabushiki Kaisha Voltage step-up circuit for non-volatile semiconductor memory
DE10200649A1 (de) * 2002-01-10 2003-07-24 Infineon Technologies Ag Verfahren zum Testen eines zellenartig aufgebauten Leistungshalbleiterbauelements
CN101452042A (zh) * 2007-11-30 2009-06-10 中芯国际集成电路制造(上海)有限公司 场效应管负温度不稳定性的晶片级可靠性平行测试方法
CN101702005A (zh) * 2009-10-28 2010-05-05 上海宏力半导体制造有限公司 与时间相关电介质击穿的并行测试电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795964A (en) * 1986-08-01 1989-01-03 Texas Instruments Incorporated Method and apparatus for measuring the capacitance of complementary field-effect transistor devices
US5093586A (en) * 1989-08-28 1992-03-03 Mitsubishi Denki Kabushiki Kaisha Voltage step-up circuit for non-volatile semiconductor memory
DE10200649A1 (de) * 2002-01-10 2003-07-24 Infineon Technologies Ag Verfahren zum Testen eines zellenartig aufgebauten Leistungshalbleiterbauelements
CN101452042A (zh) * 2007-11-30 2009-06-10 中芯国际集成电路制造(上海)有限公司 场效应管负温度不稳定性的晶片级可靠性平行测试方法
CN101702005A (zh) * 2009-10-28 2010-05-05 上海宏力半导体制造有限公司 与时间相关电介质击穿的并行测试电路

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GR01 Patent grant