KR19990076165A - 출력 클럭의 위상 조절 장치 - Google Patents

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Abstract

본 발명은 CAS 잠재시간에 따라 출력 클럭의 위상을 조절함으로써 각 CAS 잠재시간 모드에서 클럭 억세스 타임, 데이터 출력 홀드 타임 스펙 마진을 극대화시키도록 한 출력 클럭의 위상 조절 장치에 관한 것으로서, 입력 패드부의 입력 클럭을 받아 버퍼링하여 출력 클럭을 출력하는 입력 버퍼부와 출력 드라이버부와, 상기 입력 버퍼부와 출력 드라이버부 사이에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스부를 포함하여 구성됨을 특징으로 한다.

Description

출력 클럭의 위상 조절 장치
본 발명은 SDRAM(Synchronous Dynamic Random Access Memory)에 관한 것으로, 특히 CAS(Column Address Strobe) 잠재시간(Latency)에 따라 출력 클럭의 위상을 조절함으로써 각 CAS 잠재시간 모드에서 클럭 억세스 타임, 데이터 출력 홀드 타임 스펙 마진을 극대화시키도록 한 출력 클럭의 위상 조절 장치에 관한 것이다.
일반적으로 CAS 잠재시간이란 SDRAM에서 리드 컴맨드(Read Command)를 받은 클럭 싸이클(Clock Cycle)에서부터 밸리드(Valid)한 첫 번째 데이터 출력이 디벨로프(Develop)되는 클럭 싸이클까지의 클럭 싸이클 수를 지칭한다.
이하, 첨부된 도면을 참고하여 종래 기술의 출력 클럭의 위상 조절 장치를 설명하면 다음과 같다.
도 1은 종래의 DLL을 사용하지 않는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도이다.
도 1에서와 같이, 입력 패드부(11)의 입력 클럭(CLK)은 직렬로 구성된 입력(Input) 버퍼부(12)와 출력(Output) 드라이버(Driver)부(13)로 전달되고, 상기 입력 버퍼부(12)와 출력 드라이버부(13)에서 버퍼링(Buffering)하여 출력 클럭(QCLK)을 출력한다.
즉, 종래의 DLL을 사용하지 않는 경우 도 1에서와 같이 CAS 잠재시간과 관계없이 입력 패드부(11)에서 출력되는 입력 클럭(CLK)을 입력 버퍼부(12)와 출력 드라이버부(13)로 버퍼링하여 출력 클럭(QCLK)을 출력한다.
도 2는 종래의 DLL을 사용하는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도이다.
도 2에서와 같이, 도 1의 입력 버퍼부(12)와 출력 드라이버부(13)의 사이에 DLL(Delay Lock Loop) 제어부(14)를 구성하고, 상기 DLL 제어부(14)에 피드백(Feedback)되는 출력신호를 일정시간 딜레이(Delay)하여 출력하는 딜레이부(15)로 구성된다.
상기와 같이 구성된 종래의 DLL을 사용하는 경우 CAS 잠재시간과 관계없이 딜레이부(15)에서 딜레이된 신호(CLKF)를 DLL 제어부(14)에 일정하게 부여한다.
그러나 상기와 같은 종래 출력 클럭의 위상 조절 장치에 있어서 다음과 같은 문제점이 있었다.
즉, 출력 클럭의 위상이 CAS 잠재시간에 관계없이 고정되어 있기 때문에 각각의 CAS 잠재시간 모드에서 클럭 억세스 타임이나 데이터 출력 홀드 타임 스펙 마진(Data Output Hold Time Spec Margin)을 극대화시킬 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 CAS 잠재시간에 따라 출력 클럭의 위상을 조절함으로써 각 CAS 잠재시간 모드에서 클럭 억세스 타임, 데이터 출력 홀드 타임 스펙 마진을 극대화시키도록 한 출력 클럭의 위상 조절 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 DLL을 사용하지 않는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도
도 2는 종래의 DLL을 사용하는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도
도 3은 본 발명에 의한 DLL를 사용하지 않은 출력 클럭의 위상 조절 장치를 나타낸 개략도
도 4는 본 발명에 의한 DLL을 사용하는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도
도 5는 본 발명의 딜레이 먹스부를 이용하여 CAS 잠재시간에 따른 출력 클럭의 파형도
도면의 주요 부분에 대한 부호의 설명
21 : 입력 패드부 22 : 입력 버퍼부
23 : 딜레이 먹스부 24 : 출력 드라이버부
25 : DLL 제어부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 출력 클럭의 위상 조절 장치는 입력 패드부의 입력 클럭을 받아 버퍼링하여 출력 클럭을 출력하는 입력 버퍼부와 출력 드라이버부와, 상기 입력 버퍼부와 출력 드라이버부 사이에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 출력 클럭의 위상 조절 장치를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 DLL를 사용하지 않은 출력 클럭의 위상 조절 장치를 나타낸 개략도이다.
도 3에서와 같이, 입력 패드부(21)의 입력 클럭(CLK)을 받아 버퍼링하여 출력 클럭(QCLK)을 출력하는 입력(Input) 버퍼부(22)와 출력(Output) 드라이버(Driver)부(24)와, 상기 입력 버퍼부(22)와 출력 드라이버부(24)의 사이에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스(Delay Mux)부(23)를 포함하여 구성된다.
즉, 본 발명의 출력 클럭(QCLK)을 DLL(Delay Lock Loop) 등을 사용하지 않고 단순히 입력 패드부(21)에서 입력되는 입력 클럭을 버퍼링(Buffering)하여 생성하는 경우 입력 버퍼부(22)와 출력 드라이버부(24)의 사이에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스(Mux)부(23)를 구성하여 출력 클럭(QCLK)의 위상이 달라지게 한다.
도 4는 본 발명에 의한 DLL을 사용하는 경우의 출력 클럭의 위상 조절 장치를 나타낸 개략도이다.
도 4에서와 같이, 도 3의 입력 버퍼부(22)와 출력 드라이버부(24)의 사이에 DLL(Delay Lock Loop) 제어부(25)를 구성하고, 상기 DLL 제어부(25)에서 출력되어 위상 비교기(Phase Comparator)에 피드백(Feedback)되는 클럭 패스(Clock Path)에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스부(23)를 구성한다.
상기와 같이 구성된 본 발명의 DLL을 사용하는 경우 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스부(23)를 사용하여 출력 클럭의 위상이 달라지게 한다.
도 5는 본 발명의 딜레이 먹스부를 이용하여 CAS 잠재시간에 따른 출력 클럭의 파형도이다.
도 5에서와 같이, CAS 잠재시간에 따라 딜레이가 달라지는 딜레이 먹스부(23)를 이용하여 CAS 잠재시간에 따라 출력 클럭(QCLK 1, QCLK 2)의 위상이 달라진다.
이상에서 설명한 바와 같이 본 발명에 의한 출력 클럭의 위상 조절 장치에 있어서 각각의 CAS 잠재시간 모드에서 출력 클럭의 위상을 최적(Optimum)한 위치에서 설정할 수 있으므로 각각의 CAS 잠재시간 모드에서 클럭 억세스 타임이나 데이터 출력 홀드 타임의 스펙 마진을 극대화시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력 패드부의 입력 클럭을 받아 버퍼링하여 출력 클럭을 출력하는 입력 버퍼부와 출력 드라이버부와,
    상기 입력 버퍼부와 출력 드라이버부 사이에 CAS 잠재시간에 따라 가변적인 딜레이 양을 갖는 딜레이 먹스부를 포함하여 구성됨을 특징으로 하는 출력 클럭의 위상 조절 장치.
  2. 제 1 항에 있어서,
    상기 출력클럭을 DLL 등을 사용하여 입력 버퍼부와 출력 드라이버부를 보상하여 생성하는 경우 DLL 딜레이 라인에서 출력되어 위상 비교기에 피드백되는 클럭 패스에 CAS 잠재시간에 따라 가변적인 딜레이양을 갖는 딜레이 먹스부를 구성함을 특징으로 하는 출력 클럭의 위상 조절 장치.
KR1019980010872A 1998-03-28 1998-03-28 출력클럭의위상조절장치 KR100293448B1 (ko)

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KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로

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