JP4701102B2

JP4701102B2 - タイミング補正装置

Info

Publication number: JP4701102B2
Application number: JP2006041525A
Authority: JP
Inventors: 憲明武田; 徹岩田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-02-17
Filing date: 2006-02-17
Publication date: 2011-06-15
Anticipated expiration: 2026-02-17
Also published as: JP2007221598A

Description

本発明は、クロック信号とデータ信号との間のタイミングを補正するためのタイミング補正装置に関する。

データ通信システムにおけるデータ受信装置は、クロック信号のクロックエッジよりも一定時間（セットアップ時間）以前にデータ信号が確定していることを要求する。また、クロック信号に対して所定のセットアップ時間が確保されるようにデータ信号が送信された場合においても、クロック信号の伝搬遅延時間とデータ信号の伝搬遅延時間とが異なると、データ受信装置が受け取るクロック信号とデータ信号との間でタイミング誤差が生じ、位相関係に問題が生じる。特に、通信速度が高速になるに従って、このタイミング誤差は誤データ発生の原因になりやすい。

そこで、データ信号の遷移を検出し、クロック信号のエッジと実質的に同相になるようにデータ信号を遅延させることにより、クロック信号とデータ信号との間のタイミングを補正するようにしたスキュー補正装置が、例えば、下記特許文献１に開示されている。これにより、温度変化等の環境変化に応じたタイミング補正も可能となる。
特開平１１−１６８３６５号公報

クロック信号とデータ信号との間では、送信側装置のメーカーの違い、ケーブルの長さや品質等の伝送経路の差異、品質ばらつき、温度等の動作条件によって様々なタイミング誤差が発生する。また、クロック信号やデータ信号にはジッタ（エッジの「揺らぎ」）が存在しているため、タイミングは常に変動する。ジッタは複数の周波数成分から構成されており、正確なデータ受信を行うためには、通常、高い周波数のジッタをフィルタにより除去する一方、低い周波数のジッタには追従して動作することが好ましい。よって、タイミング補正装置は、これらのタイミング誤差に対して、十分な遅延量の可変範囲（遅延レンジ）を備える必要がある。

また、一般に、アナログ方式のディレイラインは制御電圧に対する遅延量の変化率（遅延ゲイン）が制御電圧に従って変化するので、補正すべきタイミング誤差の量によってシステムの安定性に差が生じるという問題があった。

本発明は、動作条件の影響を受けにくく、安定したデータ受信を可能とするタイミング補正装置を提供することを目的とする。

前記課題を解決するため、請求項１の発明が講じた手段は、縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、前記可変ディレイライン制御回路は、前記特性として前記可変ディレイラインの遅延量の可変範囲を検出し、必要な遅延量の可変範囲が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである。

請求項１の発明によると、必要な特性が得られるように可変ディレイラインに初期設定が行われる。このため、タイミング補正装置は、動作条件の影響を受けにくく安定した動作が可能である。また、タイミング補正を行う前に必要な遅延量の可変範囲が得られるように可変ディレイライン制御回路に初期設定が行われる。このため、タイミング補正装置は、遅延量がそれぞれ異なる様々な要因によるタイミング誤差に対してもタイミング補正を行うことができる。

請求項２の発明では、請求項１記載のタイミング補正装置において、前記可変ディレイライン制御回路は、前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、各々が入力信号を遅延させる複数のディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、前記制御電圧が第１の電圧のときの前記タイミング誤差と、前記制御電圧が第２の電圧のときの前記タイミング誤差とに基づいて、前記可変ディレイラインの遅延量の可変範囲を求め、その結果に基づいて前記制御信号を生成する演算回路とを備えるものである。

請求項３の発明は、縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、前記可変ディレイライン制御回路は、前記特性として前記制御電圧に対する遅延量の変化率を検出し、必要な制御電圧に対する遅延量の変化率が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである。

請求項３の発明によると、必要な制御電圧に対する遅延量の変化率が得られるように可変ディレイライン制御回路に初期設定が行われる。このため、タイミング補正装置は、制御電圧に対する遅延量の変化率が所望の値の近辺となるように動作するので、安定して動作することができる。

請求項４の発明では、請求項３記載のタイミング補正装置において、前記可変ディレイライン制御回路は、前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、各々が入力信号を遅延させる複数のディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、前記制御電圧の第１の電圧と第２の電圧との差に対する、前記制御電圧が前記第１の電圧のときの前記タイミング誤差と前記第２の電圧のときの前記タイミング誤差との差に基づいて、前記可変ディレイラインの前記制御電圧に対する遅延量の変化率を求め、その結果に基づいて前記制御信号を生成する演算回路とを備えるものである。

請求項５の発明は、縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、前記可変ディレイライン制御回路は、前記特性として遅延量の可変範囲と前記制御電圧に対する遅延量の変化率とを検出し、必要な遅延量の可変範囲と前記制御電圧に対する遅延量の変化率とが得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである。

請求項５の発明によると、タイミング補正を行う前に、必要な遅延量の可変範囲と必要な制御電圧に対する遅延量の変化率が得られるように可変ディレイライン制御回路に初期設定が行われる。このため、タイミング補正装置は、遅延量がそれぞれ異なる様々な要因によるタイミング誤差に対してもタイミング補正を行うことができ、かつ、制御電圧に対する遅延量の変化率が所望の値の近辺となるように動作するので、安定して動作することができる。

請求項６の発明では、請求項５記載のタイミング補正装置において、前記可変ディレイライン制御回路は、前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、各々が入力信号を遅延させるディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、前記制御電圧が第１の電圧のときの前記タイミング誤差と、前記制御電圧が第２の電圧のときの前記タイミング誤差とに基づいて、前記可変ディレイラインの遅延量の可変範囲を求め、かつ、前記第１の電圧と前記第２の電圧との差に対する、前記制御電圧が前記第１の電圧のときの可変ディレイラインの遅延量と前記第２の電圧のときの可変ディレイラインの遅延量との差に基づいて、前記可変ディレイラインの前記制御電圧に対する遅延量の変化率を求め、求められた可変範囲及び変化率に基づいて前記制御信号を生成する演算回路とを備えるものである。

請求項７の発明は、縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路と、前記第１の信号と前記第２の信号との間のタイミング誤差を示す信号を生成して出力する第２の位相比較器とを備え、前記可変ディレイライン制御回路は、前記可変ディレイラインの遅延量が前記タイミング誤差と一致するように、前記制御信号を出力するものである。

請求項７の発明によると、装置内での遅延量をあらかじめ考慮して初期設定に含めるので、可変ディレイラインの遅延量の可変範囲を小さくすることができるので、より安定した動作が可能となる。

本発明によれば、タイミング補正を開始する前に、必要な遅延量の可変範囲を求めて初期設定を行うことにより、様々なタイミング誤差に対しても十分な遅延量の可変範囲を備えることができる。また、同様に、望ましい制御電圧に対する遅延量の変化率を求めて初期設定を行うことにより、システムの安定性を高めることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るタイミング補正装置の構成を示すブロック図である。図１のタイミング補正装置は、データ信号ＤＡＴに対するクロック信号ＣＬＫのタイミング誤差を補正するための装置であり、位相比較器１０と、可変ディレイライン２０と、遅延制御回路３０と、可変ディレイライン制御回路４０とを備えている。

可変ディレイライン２０は、遅延制御回路３０から受け取った制御電圧Ｖｃｎｔと、可変ディレイライン制御回路４０から受け取った可変ディレイライン制御信号ＮＤＣとに応じて、クロック信号ＣＬＫを可変の遅延量ＤＴだけ遅延させて、得られた遅延クロック信号ＤＣＬＫを出力する。

位相比較器１０は、遅延クロック信号ＤＣＬＫとデータ信号ＤＡＴとの間で位相を比較する。位相比較器１０は、遅延クロック信号ＤＣＬＫの立ち上がりのエッジがデータ信号ＤＡＴの立ち上がりに比べて進んでいる場合には、可変ディレイライン２０の遅延量ＤＴを増大させるように第１の電圧制御信号ＤＮＶを遅延制御回路３０に出力する。また、位相比較器１０は、遅延クロック信号ＤＣＬＫの立ち上がりのエッジがデータ信号ＤＡＴの立ち上がりに比べて遅れている場合には、可変ディレイライン２０の遅延量ＤＴを減少させるように第２の電圧制御信号ＵＰＶを遅延制御回路３０に出力する。

遅延制御回路３０は、位相比較器１０の位相比較結果に応じて、データ信号ＤＡＴと遅延クロック信号ＤＣＬＫとの間の位相差が小さくなるように、制御電圧Ｖｃｎｔを生成する。すなわち、遅延制御回路３０は、位相比較器１０が出力した第１の電圧制御信号ＤＮＶを受け取った場合は、制御電圧Ｖｃｎｔを下降させて可変ディレイライン２０へ出力し、可変ディレイライン２０の遅延量ＤＴを増大させる。遅延制御回路３０は、第２の電圧制御信号ＵＰＶを受け取った場合は、制御電圧Ｖｃｎｔを上昇させて可変ディレイライン２０へ出力し、可変ディレイライン２０の遅延量ＤＴを減少させる。

可変ディレイライン制御回路４０は、可変ディレイライン２０の遅延量の可変範囲（遅延レンジ）と制御電圧に対する遅延量の変化率（遅延ゲイン）とを検出し、検出結果に応じて、可変ディレイライン２０に出力する可変ディレイライン制御信号ＮＤＣの値を変化させることにより、可変ディレイライン２０の遅延量の可変範囲と制御電圧に対する遅延量の変化率とを制御する。

このようにして、位相比較器１０は、データ信号ＤＡＴの立ち上がりの遷移が遅延クロック信号ＤＣＬＫの立ち上がりのエッジと実質的に同相となるように、遅延制御回路３０を介して可変ディレイライン２０の遅延量ＤＴを制御する。尚、位相比較器１０としては、例えばＨｏｇｇｅの位相比較器等を用いることができる。

図２は、図１の遅延制御回路３０の構成を示す回路図である。遅延制御回路３０は、電流源３１と、スイッチ３２，３３と、電流源３４と、容量３５とを備えている。

位相比較器１０から出力された第１の電圧制御信号ＤＮＶを受け取った場合、スイッチ３３が導通し、電流源３４がグラウンドに接続されているので出力ノードに接続された容量３５が放電され、出力ノードの電圧である制御電圧Ｖｃｎｔが下降する。また、位相比較器１０から出力された第２の電圧制御信号ＵＰＶを受け取った場合、スイッチ３２が導通し、電流源３１が電源に接続されているので容量３５が充電され、制御電圧Ｖｃｎｔが上昇する。

図３は、図１の可変ディレイライン２０の構成を示すブロック図である。可変ディレイライン２０は、ディレイライン２１０，２２０と、バイアス発生回路２３０とを備えている。ディレイライン２１０は、ｎ（ｎは自然数）段構成であり、ｎ個のスイッチを有するスイッチ部２１９と、ｎ個のディレイセルＵＶＤ１，ＵＶＤ２，…，ＵＶＤｎとを備えている。ディレイライン２２０は、ｍ（ｍは自然数）段構成であり、ｍ個のスイッチを有するスイッチ部２２９と、ｍ個のディレイセルＵＤ１，ＵＤ２，…，ＵＤｍとを備えている。

可変ディレイライン２０は、受け取ったクロック信号ＣＬＫにディレイライン２１０、２２０を通過させることによって、クロック信号ＣＬＫを遅延させた遅延クロック信号ＤＣＬＫを出力する。ディレイライン２１０は、可変ディレイライン制御回路４０から受け取った可変ディレイライン制御信号ＮＤＣに応じてスイッチ部２１９のスイッチのいずれかを導通させることによって、クロック信号ＣＬＫを通過させるディレイセルＵＶＤｋ（ｋはｎ以下の自然数）の個数を変更し、クロック信号ＣＬＫに対する遅延量を変更する。ディレイライン２２０は、可変ディレイライン制御信号ＮＤＣに応じてスイッチ部２２９のスイッチのいずれかを導通させることによって、クロック信号ＤＣＬＫＶを通過させるディレイセルＵＤｌ（ｌはｍ以下の自然数）の個数を変更し、クロック信号ＤＣＬＫＶに対する遅延量を変更する。

バイアス発生回路２３０は、受け取った制御電圧Ｖｃｎｔに応じて第１のバイアス信号ＰＢと第２のバイアス信号ＮＢとを生成する。また、ディレイセルＵＶＤ１，ＵＶＤ２，…，ＵＶＤｎはそれぞれ、遅延量を、バイアス発生回路２３０から受け取った第１のバイアス信号ＰＢと第２のバイアス信号ＮＢとに応じて変化させる。

図４は、図３のバイアス発生回路２３０の構成を示す回路図である。バイアス発生回路２３０は、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ２４１，２４２と、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ２４３，２４４とを備えている。図４のように、ＰＭＯＳトランジスタ２４１，２４２とＮＭＯＳトランジスタ２４３，２４４とを接続することにより、バイアス発生回路２３０は、受け取った制御電圧Ｖｃｎｔが上昇すると、第１のバイアス信号ＰＢの電圧を下降させ、第２のバイアス信号ＮＢの電圧を上昇させる。また、バイアス発生回路２３０は、受け取った制御電圧Ｖｃｎｔが下降すると、第１のバイアス信号ＰＢの電圧を上昇させ、第２のバイアス信号ＮＢの電圧を下降させる。

図５は、図３のディレイセルＵＶＤ１の構成を示す回路図である。ディレイセルＵＶＤ２，ＵＶＤ３，…，ＵＶＤｎも同様に構成されている。ディレイセルＵＶＤ１は、ＰＭＯＳトランジスタ２１１，２１２，２１３，２１４と、ＮＭＯＳトランジスタ２１５，２１６，２１７，２１８とを備えている。ＰＭＯＳトランジスタ２１１，２１２のゲートには第１のバイアス信号ＰＢが供給され、ＮＭＯＳトランジスタ２１７，２１８のゲートには第２のバイアス信号ＮＢが供給されている。ディレイセルＵＶＤ１は、図５のようにＰＭＯＳトランジスタ２１３とＮＭＯＳトランジスタ２１５とで構成されるインバータと、ＰＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１６とで構成されるインバータとを有し、これらの２つのインバータは直列に接続されている。ディレイセルＵＶＤ１は、受け取ったクロック信号ＣＬＫに２つのインバータを通過させることにより、クロック信号ＣＬＫに２つのインバータの伝搬遅延時間を与えて遅延クロック信号ＤＣＬＫＶ１を生成する。また、ディレイセルＵＶＤ１は、図５のようにＰＭＯＳトランジスタ２１１，２１２とＮＭＯＳトランジスタ２１７，２１８とが接続されているので、第１のバイアス信号ＰＢと第２のバイアス信号ＮＢの電圧に応じて、遅延クロック信号ＤＣＬＫＶ１の遅延量を変えることができる。例えば、第１のバイアス信号ＰＢの電圧を上げ、第２のバイアス信号ＮＢの電圧を下げた場合、２つのインバータそれぞれに供給される電流が減少するので、遅延クロック信号ＤＣＬＫＶ１の電位の変化に時間が掛かり、遅延クロック信号ＤＣＬＫＶ１の遅延量が大きくなる。

図６は、図３のディレイセルＵＤ１の構成を示す回路図である。ディレイセルＵＤ２，ＵＤ３，…，ＵＤｍも同様に構成されている。ディレイセルＵＤ１は、ＰＭＯＳトランジスタ２２１，２２２と、ＮＭＯＳトランジスタ２２３，２２４とを備えている。ディレイセルＵＤ１は、図６のようにＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２３とで構成されるインバータと、ＰＭＯＳトランジスタ２２２とＮＭＯＳトランジスタ２２４とで構成されるインバータとを有し、これらの２つのインバータは直列に接続されている。ディレイセルＵＤ１は、受け取ったクロック信号ＤＣＬＫＶに２つのインバータを通過させることにより、クロック信号ＤＣＬＫＶに２つのインバータの伝搬遅延時間を与えて遅延クロック信号ＤＣＬＫ１を生成する。

図７は、一般的な可変ディレイラインにおける制御電圧Ｖｃｎｔと遅延量ＤＴとの関係を示している。図７に示すように、可変ディレイラインの遅延特性は、製造条件、電源電圧、温度などの影響により、遅延特性Ａ、遅延特性Ｂ、遅延特性Ｃのようにばらつく。仮に、タイミング補正に必要な遅延量をｔｄｄとし、各遅延特性において遅延量ｔｄｄを出力する点を、ＰＡ、ＰＢ、ＰＣとする。点ＰＡから見た、遅延特性Ａの遅延の増加方向の遅延量の可変範囲をｔｄａＤ、遅延の減少方向の遅延量の可変範囲をｔｄａＵとする。点ＰＢから見た、遅延特性Ｂの遅延の増加方向の遅延量の可変範囲をｔｄｂＤ、遅延の減少方向の遅延量の可変範囲をｔｄｂＵとする。点ＰＣから見た、遅延特性Ｃの遅延の増加方向の遅延量の可変範囲をｔｄｃＤ、遅延の減少方向の遅延量の可変範囲をｔｄｃＵとする。図７に示した例の場合、ｔｄｃＵ＞ｔｄａＵ＞ｔｄｂＵ、ｔｄｂＤ＞ｔｄａＤ＞ｔｄｃＤとなり、遅延特性のばらつきから、必要な遅延量ｔｄｄを出力する各点から見た遅延量の可変範囲に差が生じる。また、各点ＰＡ、ＰＢ、ＰＣにおける、制御電圧Ｖｃｎｔに対する遅延量ＤＴの変化率をそれぞれ、Ｇｐａ，Ｇｐｂ，Ｇｐｃとする。図７に示した例の場合、Ｇｐｃ＞Ｇｐａ＞Ｇｐｂとなり、遅延特性のばらつきから、必要な遅延量ｔｄｄを出力する各点における制御電圧Ｖｃｎｔに対する遅延量ＤＴの変化率にも差が生じる。

このように、遅延特性のばらつきによって、遅延量の可変範囲、制御電圧に対する遅延量の変化率にそれぞれ差が生じ、タイミング補正装置の安定性にもばらつきが発生する。図１のタイミング補正装置では、このような可変ディレイラインの遅延特性のばらつきに対して、初期設定において補正を行う。つまり、初期設定時に可変ディレイライン２０の遅延特性を制御し、所望の遅延量の可変範囲と制御電圧に対する遅延量の変化率とを得ようとするものである。

図８は、図１のタイミング補正装置における制御電圧Ｖｃｎｔと可変ディレイライン２０の遅延量ＤＴとの関係を示している。本実施形態のタイミング補正装置では、初期設定として、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔにおいて、可変ディレイライン２０の遅延量を変更したときに可変範囲Ｔｄｔを超えないような状態で位相比較を開始するように、可変ディレイライン２０の遅延量の可変範囲および制御電圧に対する遅延量の変化率を設定する。このとき（つまり位相比較開始時）、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔにおいて可変ディレイライン２０が遅延量を減らす方向及び遅延量を増やす方向にそれぞれＴ／２（Ｔ：データ信号ＤＡＴのデータ周期）以上の遅延量の可変範囲を持つように設定することによって、タイミング誤差を確実に補正することができる。

また、以上のように設定した状態からジッタに追従して遅延量ＤＴを増減させるためには、以上のように設定した遅延量からさらにジッタ分の遅延量の可変範囲が必要となる。そこで、本実施形態では、クロック信号ＣＬＫに対するデータ信号ＤＡＴのジッタの最大値をＴｊとすると、初期設定として、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔにおいて可変ディレイライン２０が、遅延量の増加方向及び減少方向にそれぞれＴ／２＋Ｔｊ以上の遅延量の可変範囲を持つように設定する。すなわち、増加方向の遅延量の可変範囲をＴｄｔＤ、減少方向の遅延量の可変範囲をＴｄｔＵとすると、ＴｄｔＤ＞Ｔ／２＋ＴｊかつＴｄｔＵ＞Ｔ／２＋Ｔｊの関係が成り立つように、可変ディレイラインを設定する。同時に、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔに対する遅延量の変化率が所望の設定範囲に収まるように、可変ディレイライン２０を設定する。

図９は、図１の可変ディレイライン制御回路４０の構成を示すブロック図である。可変ディレイライン４０は、時間評価部４１０と、入力選択回路４３０と、演算回路４４０と、制御回路４５０と、基準電圧発生回路４６０とを備えている。時間評価部４１０は、ｐ（ｐは自然数）段構成のディレイライン４１１とｐ個のＤタイプラッチ（Ｄフリップフロップ）Ｌ１，Ｌ２，…，Ｌｐとを備えている。ディレイライン４１１は、縦続に接続されたｐ個のディレイセルＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐを備えている。ディレイセルＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐは、それぞれ、入力された信号を所定の遅延量だけ遅延させて出力する。

入力選択回路４３０は、受け取ったクロック信号ＣＬＫと遅延クロック信号ＤＣＬＫとのいずれかを時間評価を行う信号として選択し、選択された信号を、パルス信号ＰＷとして出力する。時間評価部４１０は、受け取ったパルス信号ＰＷをクロック信号ＣＬＫと比較することにより、両者間のタイミング誤差を、それに相当するディレイセルＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐの段数として検出し、時間評価結果として出力する。演算回路４４０は、時間評価部４１０から受け取った時間評価結果に基づいて、可変ディレイライン制御信号ＮＤＣを生成する。基準電圧発生回路４６０は、制御電圧Ｖｃｎｔに基準電圧を与える。制御回路４５０は、入力選択回路４３０と、演算回路４４０と、基準電圧発生回路４６０とを制御する。

図１０は、図９の時間評価部４１０の動作を説明するタイミング図である。入力選択回路４３０がクロック信号ＣＬＫを選択している場合には、クロック信号ＣＬＫとパルス信号ＰＷとは、ほぼ同時に立ち上がる。クロック信号ＣＬＫはディレイセルＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐにより順次遅延され、ディレイライン４１１は、ディレイセルＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐの出力を、それぞれ遅延クロック信号ＤＯ１，ＤＯ２，…，ＤＯｐとして出力する。ＤタイプラッチＬ１，Ｌ２，…，Ｌｐはそれぞれ、遅延クロック信号ＤＯ１，ＤＯ２，…，ＤＯｐをクロック入力として受け取り、パルス信号ＰＷの値をラッチする。ＤタイプラッチＬ１，Ｌ２，…，Ｌｐは、パルス信号ＰＷが立ち上がってから順次遅延クロック信号ＤＯ１，ＤＯ２，…，ＤＯｐをそれぞれラッチする。図１０のようにパルス信号ＰＷがＨｉｇｈの間に遅延クロック信号ＤＯ１，ＤＯ２，…，ＤＯｉ−１が立ち上がるので、ＤタイプラッチＬ１，Ｌ２，…，Ｌｉ−１は、時間評価信号ＬＤＯ１，ＬＤＯ２，…，ＬＤＯｉ−１をそれぞれＨｉｇｈにして出力する。図１０のように、パルス信号ＰＷがＬｏｗの間に遅延クロック信号Ｄｏｉ，Ｄｏｉ＋１，…が立ち上がるので、ＤタイプラッチＬｉ，Ｌｉ＋１，…は、時間評価信号ＬＤＯｉ，ＬＤＯｉ＋１，…をそれぞれＬｏｗにして出力する。したがって、時間評価部４１０は、パルス信号ＰＷがディレイセルＵＳＤ１のｉ段分の遅延に相当する時間のパルス幅を持っていることを、評価することができる。

図１１は、図９の基準電圧発生回路４６０の構成を示す回路図である。基準電圧発生回路４６０は、抵抗４６１，４６２，４６３，４６４，４６５と、スイッチ４６６と、アンプ４６７とを備えている。図１１のように、抵抗４６１，４６２，４６３，４６４，４６５は直列に接続され、抵抗４６１の一端は電源に接続され、抵抗４６５の一端は接地されている。スイッチ４６６は、抵抗４６１，４６２，４６３，４６４，４６５によって生成された基準電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒｉｎｔのうちの１つを、制御信号ＣＮＴに応じて選択して出力する。アンプ４６７は、スイッチ４６６によって選択された電圧を制御電圧Ｖｃｎｔとして出力する。

図１２は、図１１の可変ディレイライン制御回路４０で設定する制御電圧Ｖｃｎｔと可変ディレイライン２０の遅延量ＤＴとの関係を示している。図１２によると、基準電圧値Ｖｒ１，Ｖｒ２，Ｖｒ３と制御電圧Ｖｃｎｔの初期値Ｖｉｎｔの関係は、Ｖｒ３＞Ｖｒ２＞Ｖｉｎｔ＞Ｖｒ１となる。ここで、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔにおいて、可変ディレイライン２０の遅延量の可変範囲と制御電圧に対する遅延量の変化率を所望の値に設定するために、可変ディレイライン制御回路４０は、以下のステップ（１）〜（７）を実施することによって、可変ディレイライン２０の遅延量の可変範囲と制御電圧に対する遅延量の変化率を検出し、可変ディレイライン２０に初期設定を行う。
（１）入力選択回路４３０は、クロック信号ＣＬＫを選択する。クロック信号ＣＬＫのレベルの遷移の間隔（パルスの時間幅）を、時間評価部４１０が検出して、演算回路４４０が基準時間として記憶する。
（２）入力選択回路４３０は、遅延クロック信号ＤＣＬＫを選択する。基準電圧発生回路４６０は、制御電圧Ｖｃｎｔとして基準電圧値Ｖｒ１を設定する。時間評価部４１０は、このときの可変ディレイライン２０の遅延量を検出する。その結果及び（１）の基準時間から、演算回路４４０は、遅延量ｔｄ１（クロック信号ＣＬＫに対する遅延クロック信号ＤＣＬＫのタイミング誤差）を求めて記憶する。
（３）基準電圧発生回路４６０は、制御電圧Ｖｃｎｔとして基準電圧値Ｖｉｎｔを設定する。時間評価部４１０は、このときの可変ディレイライン２０の遅延量を検出する。その結果及び（１）の基準時間から、演算回路４４０は、遅延量ｔｄｉｎｔ（クロック信号ＣＬＫに対する遅延クロック信号ＤＣＬＫのタイミング誤差）を求めて記憶する。
（４）基準電圧発生回路４６０は、制御電圧Ｖｃｎｔとして基準電圧値Ｖｒ２を設定する。時間評価部４１０は、このときの可変ディレイライン２０の遅延量を検出する。その結果及び（１）の基準時間から、演算回路４４０は、遅延量ｔｄ２（クロック信号ＣＬＫに対する遅延クロック信号ＤＣＬＫのタイミング誤差）を求めて記憶する。
（５）基準電圧発生回路４６０は、制御電圧Ｖｃｎｔとして基準電圧値Ｖｒ３を設定する。時間評価部４１０は、このときの可変ディレイライン２０の遅延量を検出する。その結果及び（１）の基準時間から、演算回路４４０は、遅延量ｔｄ３（クロック信号ＣＬＫに対する遅延クロック信号ＤＣＬＫのタイミング誤差）を求めて記憶する。
（６）演算回路４４０は、前記５つのステップでそれぞれ記憶した遅延量ｔｄ１，ｔｄｉｎｔ，ｔｄ２，ｔｄ３の値に基づいて、遅延量の可変範囲、制御電圧に対する遅延量の変化率を演算する。すなわち、演算回路４４０は、遅延量増加方向の遅延量の可変範囲ＴｄｔＤを、ＴｄｔＤ＝ｔｄ１−ｔｄｉｎｔにより求める。遅延量減少方向の遅延量の可変範囲ＴｄｔＵを、ＴｄｔＵ＝ｔｄｉｎｔ−ｔｄ３により求める。制御電圧に対する遅延量の変化率を、（ｔｄ２−ｔｄｉｎｔ）／（Ｖｒ２−Ｖｉｎｔ）により求める。
（７）演算回路４４０は、ＴｄｔＤ＞Ｔ／２＋ＴｊかつＴｄｔＵ＞Ｔ／２＋Ｔｊが成り立ち、かつ、制御電圧に対する遅延量の変化率が所定の設定範囲内の値になるように、可変ディレイライン制御信号ＮＤＣを生成して、可変ディレイライン２０に初期設定をする。

これにより、制御電圧Ｖｃｎｔとして初期値Ｖｉｎｔを設定する際に、可変ディレイライン２０において、必要な遅延量の可変範囲を確保し、制御電圧に対する遅延量の変化率を所望の値に設定することができる。

（第２の実施形態）
図１３は、本発明の第２の実施形態に係るタイミング補正装置の構成を示すブロック図である。図１３のタイミング補正装置は、図１のタイミング補正装置において、可変ディレイライン制御回路４０に代えて可変ディレイライン制御回路４１を備え、更に位相比較器５０を備えるものである。

図１４は、図１３の位相比較器５０の動作を説明するタイミング図である。位相比較器５０は、クロック信号ＣＬＫとデータ信号ＤＡＴとの間で位相を比較する。すなわち、位相比較器５０は、両信号の立ち上がりのタイミング誤差Ｔｄｌを検出し、タイミング誤差Ｔｄｌの幅を持ったパルス信号ＰＷＣＤを可変ディレイライン制御回路４１に出力する。可変ディレイライン制御回路４１は、可変ディレイライン制御回路４０において、入力選択回路４３０に代えて、クロック信号ＣＬＫ、遅延クロック信号ＤＣＬＫ、及びパルス信号ＰＷＣＤのうちの１つを選択してパルス信号ＰＷとして出力する入力選択回路を備えている。

図９の可変ディレイライン４０について説明した初期設定に加えて、可変ディレイライン制御回路４１は、パルス信号ＰＷＣＤを評価し、制御電圧Ｖｃｎｔの初期値Ｖｉｎｔにおける遅延量ｔｄｉｎｔがタイミング誤差Ｔｄｌと等しくなるように可変ディレイライン２０を設定する。

以下に、図１３の可変ディレイライン制御回路４１による可変ディレイライン２０の初期設定について、図１２を用いて説明する。

図９の可変ディレイライン制御回路４０と同様に、可変ディレイライン制御回路４１は、ステップ（１）〜（５）を実施する。

次に、可変ディレイライン制御回路４１では、時間評価部４１０はパルス信号ＰＷＣＤを選択してそのパルス幅を評価し、演算回路４４０は、求められたパルス幅を遅延量Ｔｄｌとして記憶する。

次に、図９の可変ディレイライン制御回路４０と同様に、可変ディレイライン４１は、ステップ（６）を行う。

次に、演算回路４４０は、ＴｄｔＤ＞Ｔｊ、かつＴｄｔＵ＞Ｔｊが成り立ち、かつ制御電圧に対する遅延量の変化率が所定の設定範囲内の値になり、かつ遅延量ｔｄｉｎｔが遅延量Ｔｄｌに等しくなるように、可変ディレイライン制御信号ＮＤＣを生成して、可変ディレイライン２０の遅延量の初期値を設定する。

これにより、制御電圧Ｖｃｎｔとして初期値Ｖｉｎｔを設定する際に、可変ディレイライン２０の遅延量が遅延量Ｔｄｌになる。

従って、第２の実施形態では、可変ディレイライン２０の遅延量の可変範囲を、第１の実施形態よりも小さくすることが可能となり、より安定したタイミング補正の動作を得ることができる。

なお、以上の実施形態において、可変ディレイライン２０が備える複数段のディレイセルを持つディレイライン２１０，２２０に代えて、差動方式のディレイラインを用いてもよい。

なお、以上の実施形態において、可変ディレイライン２０が備えるバイアス発生回路２３０に代えて、制御電圧に応じてディレイセルのバイアス信号を発生するものであれば、どのような構成の回路を用いてもよい。

なお、以上の実施形態において、クロック信号ＣＬＫとデータ信号ＤＡＴとを入れ換えてもよい。すなわち、クロック信号ＣＬＫを可変ディレイライン２０により遅延させる例を説明したが、データ信号ＤＡＴを可変ディレイラインにより遅延させる構成としてもよい。具体的には、可変ディレイライン２０に代えて、データ信号ＤＡＴを可変の遅延量だけ遅延させた遅延データ信号を生成するための可変ディレイラインを備え、かつ、位相比較器１０に代えて、前記遅延データ信号とクロック信号ＣＬＫとの間の位相を比較する位相比較器を備えるようにしてもよい。

以上説明したように、本発明は、高い安定動作と高いジッタ耐性を発揮しながら、クロック信号とデータ信号との間のタイミング補正を行うことができるので、高速データ通信システムにおけるデータ受信装置等について有用である。

本発明の第１の実施形態に係るタイミング補正装置の構成を示すブロック図である。図１の遅延制御回路の構成を示す回路図である。図１の可変ディレイラインの構成を示すブロック図である。図３のバイアス発生回路の構成を示す回路図である。図３のディレイセルＵＶＤ１の構成を示す回路図である。図３のディレイセルＵＤ１の構成を示す回路図である。一般的な可変ディレイラインにおける制御電圧と遅延量との関係を表すグラフである。図１のタイミング補正装置における制御電圧と遅延量との関係を表すグラフである。図１の可変ディレイライン制御回路の構成を示すブロック図である。図９の時間評価部の動作を説明するタイミング図である。図９の基準電圧発生回路の構成を示す回路図である。図１１の可変ディレイライン制御回路で設定する制御電圧と遅延量との関係を示すグラフである。本発明の第２の実施形態に係るタイミング補正装置の構成を示すブロック図である。図１３の位相比較器の動作を説明するタイミング図である。

１０，５０位相比較器
２０可変ディレイライン
３０遅延制御回路
４０，４１可変ディレイライン制御回路
４１０時間評価部
４１１ディレイライン
４４０演算回路
４６０基準電圧発生回路
ＵＳＤ１，ＵＳＤ２，…，ＵＳＤｐディレイセル
ＣＬＫクロック信号
ＤＡＴデータ信号
ＤＣＬＫ遅延クロック信号
ＮＤＣ可変ディレイライン制御信号
Ｖｃｎｔ制御電圧
ＬＤＯ１，ＬＤＯ２，…，ＬＤＯｐ時間評価信号
ＰＷＣＤパルス信号

Claims

縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、
第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、
前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、
前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、
前記可変ディレイライン制御回路は、
前記特性として前記可変ディレイラインの遅延量の可変範囲を検出し、必要な遅延量の可変範囲が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである
ことを特徴とするタイミング補正装置。
請求項１記載のタイミング補正装置において、
前記可変ディレイライン制御回路は、
前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、
各々が入力信号を遅延させる複数のディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、
前記制御電圧が第１の電圧のときの前記タイミング誤差と、前記制御電圧が第２の電圧のときの前記タイミング誤差とに基づいて、前記可変ディレイラインの遅延量の可変範囲を求め、その結果に基づいて前記制御信号を生成する演算回路とを備えるものである
ことを特徴とするタイミング補正装置。
縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、
第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、
前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、
前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、
前記可変ディレイライン制御回路は、
前記特性として前記制御電圧に対する遅延量の変化率を検出し、必要な制御電圧に対する遅延量の変化率が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである
ことを特徴とするタイミング補正装置。
請求項３記載のタイミング補正装置において、
前記可変ディレイライン制御回路は、
前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、
各々が入力信号を遅延させる複数のディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、
前記制御電圧の第１の電圧と第２の電圧との差に対する、前記制御電圧が前記第１の電圧のときの前記タイミング誤差と前記第２の電圧のときの前記タイミング誤差との差に基づいて、前記可変ディレイラインの前記制御電圧に対する遅延量の変化率を求め、その結果に基づいて前記制御信号を生成する演算回路とを備えるものである
ことを特徴とするタイミング補正装置。
縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、
第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、
前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、
前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路とを備え、
前記可変ディレイライン制御回路は、
前記特性として遅延量の可変範囲と前記制御電圧に対する遅延量の変化率とを検出し、必要な遅延量の可変範囲と前記制御電圧に対する遅延量の変化率とが得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求めるものである
ことを特徴とするタイミング補正装置。
請求項５記載のタイミング補正装置において、
前記可変ディレイライン制御回路は、
前記可変ディレイラインの特性を検出する際に前記制御電圧を発生する基準電圧発生回路と、
各々が入力信号を遅延させるディレイセルが縦続に接続された基準ディレイラインを有し、前記第１の信号と前記遅延信号との間のタイミング誤差をそれに相当する前記ディレイセルの段数として検出し、検出結果を出力する時間評価部と、
前記制御電圧が第１の電圧のときの前記タイミング誤差と、前記制御電圧が第２の電圧のときの前記タイミング誤差とに基づいて、前記可変ディレイラインの遅延量の可変範囲を求め、かつ、前記第１の電圧と前記第２の電圧との差に対する、前記制御電圧が前記第１の電圧のときの可変ディレイラインの遅延量と前記第２の電圧のときの可変ディレイラインの遅延量との差に基づいて、前記可変ディレイラインの前記制御電圧に対する遅延量の変化率を求め、求められた可変範囲及び変化率に基づいて前記制御信号を生成する演算回路とを備えるものである
ことを特徴とするタイミング補正装置。
縦続に接続され、信号を遅延させる複数のディレイセルを有し、制御電圧に従って前記複数のディレイセルの各々の遅延量を制御し、前記複数のディレイセルのうち制御信号に応じた個数のディレイセルに第１の信号を通過させ、得られた遅延信号を出力する可変ディレイラインと、
第２の信号と前記遅延信号との間の位相を比較する第１の位相比較器と、
前記位相比較器の位相比較結果に応じて、前記第２の信号と前記遅延信号との間の位相差が小さくなるように、前記制御電圧を生成して出力する遅延制御回路と、
前記制御電圧を変化させて、前記第１の信号と前記遅延信号とに基づいて前記可変ディレイラインの特性を検出し、前記制御電圧を所定の初期値にしたときに必要な特性が得られるように前記可変ディレイラインの初期設定を行うための信号を、前記制御信号として求め、出力する可変ディレイライン制御回路と、
前記第１の信号と前記第２の信号との間のタイミング誤差を示す信号を生成して出力する第２の位相比較器とを備え、
前記可変ディレイライン制御回路は、
前記可変ディレイラインの遅延量が前記タイミング誤差と一致するように、前記制御信号を出力するものである
ことを特徴とするタイミング補正装置。