JP2001176207A

JP2001176207A - 光ディスク装置

Info

Publication number: JP2001176207A
Application number: JP35922199A
Authority: JP
Inventors: Shinichi Konishi; 信一小西; Takeshi Nakajima; 健中嶋; Seijun Miyashita; 晴旬宮下; Toshihiko Takahashi; 利彦高橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-12-17
Filing date: 1999-12-17
Publication date: 2001-06-29

Abstract

(57)【要約】【課題】デジタルＰＬＬクロック発生手段のＶＣＯを
キャリブレーションすることができる光ディスク再生装
置を提供する。【解決手段】周波数制御手段Ｃｆと位相制御手段Ｃφ
と感度調整用レジスタ２４を備えたＶＣＯ２３を組み込
んだデジタルＰＬＬクロック発生手段ＤＰＣにおいて、
固定クロックまたは光ディスク１の読み取り信号を周波
数比較器１８に入力し、周波数制御手段を動作させ、周
波数粗調整許可信号ＳＯと周波数微調整許可信号ＢＩが
ともに“１”となったときの第２のＤ／Ａ変換器２０へ
出力されるデジタル出力信号Ｄ２２をモニタ手段２２で
モニタし、そのモニタ値がある一定の値になるように感
度調整用レジスタ２４の値を変化させてＶＣＯ２３の感
度を変えて行き、モニタ値がある一定の値に最も近い値
になったときの感度調整用レジスタ２４の値を採用する
ことで、ＶＣＯ２３のキャリブレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光ディスクを再生
するためのデジタルＰＬＬ（Phase Look Loop）クロッ
ク発生手段の発振器をキャリブレーション（校正・調
整）するようにした光ディスク装置に関するものであ
る。

【０００２】

【従来の技術】近年、ＤＶＤ−ＲＯＭ（Digital Versat
ile Disk Read Only Memory）ディスクなどに代表され
るような連続記録データ、またはＤＶＤ−ＲＡＭ（Digi
tal Versatile Disk Rundom Access Memory）ディスク
に代表される記録案内溝が周期的に蛇行（ウォブリン
グ）しているセクターフォーマットのディスクが普及し
つつある。

【０００３】このようなディスクから情報を再生する場
合、ディスクから読み取った信号をＰＬＬ回路へ入力
し、ＰＬＬ回路によってこの読み取り信号と同期したク
ロック信号を抽出し、このクロック信号に同期して前記
の読み取り信号をサンプリングしてデジタルデータを再
生する。

【０００４】先ず、ディスクのセクターフォーマットの
概略構成について図１０を用いて説明する。ディスクの
ＲＡＭ部に形成された案内トラックはグルーブ部および
ランド部より構成される。案内トラックは、ディスクド
ライブで情報を記録再生するときは、光学ヘッドから照
射された光ビームスポットが特定の場所を追従できるよ
うに設けられており、１回転する毎にグルーブ部（実線
で図示）とランド部（点線で図示）が切り換わるような
構成になっており、グルーブ部とランド部の両方に情報
を記録することができる。また、案内トラックは複数の
セクタ部に分割され、各セクタはＩＤ領域と情報記録領
域より構成されている。ここでは、図示の案内トラック
はスパイラル状であるが、同心円状であっても構わない
し、スパイラルの方向が逆であってもよい。

【０００５】図１１はアナログ方式のＰＬＬ回路を用い
た従来のディスク再生装置の一例を示すブロック図であ
る。図１１において、符号の１０１は光ディスク、１０
２は光ディスク１０１にレーザー光を照射し、その反射
光の強弱に応じた電気信号を出力する光ピックアップ、
１０３は光ピックアップ１０２の読み取り信号を増幅す
るプリアンプ、１０４はプリアンプ１０３の出力信号の
周波数特性を改善し、２値化に好ましい信号に波形等化
する波形等化器、１０５は波形等化器１０４の出力信号
を２値化する２値化回路を示し、これら波形等化器１０
４と２値化回路１０５とによって波形整形器を構成して
いる。

【０００６】また、１１０はＰＬＬ回路を示し、位相比
較器１０６とループフィルタ１０７と同期クロックを発
生するための電圧制御型発振器（以下ＶＣＯという）１
０８により構成されている。位相比較器１０６は、２値
化回路１０５の出力信号とＶＣＯ１０８の出力するクロ
ックとを比較して位相誤差を出力し、ループフィルタ１
０７は位相比較器１０６の出力から不要な周波数帯域の
成分（高周波成分）を除去し、ＶＣＯ１０８は位相誤差
がなくなるようにループフィルタ１０７の出力電圧に比
例した周波数のＰＬＬクロックを出力する。１０９はラ
ッチ回路で、２値化回路１０５の出力再生信号をＶＣＯ
１０８から出力されたＰＬＬクロックに同期して再生デ
ータを出力する。

【０００７】上記構成のアナログ方式のＰＬＬ回路を用
いた従来のディスク再生装置の動作を説明する。光ピッ
クアップ１０２により光ディスク１０１から読み取った
情報信号は、プリアンプ１０３で増幅され、波形等化器
１０４で周波数特性が改善されて２値化回路１０５に入
力される。２値化回路１０５では、波形等化器１０４か
ら供給された再生信号がスライスレベル処理等により２
値化（“０”または“１”に変換）され、２値化された
再生信号はラッチ回路１０９およびＰＬＬ回路１１０に
入力される。この２値化された再生信号においては、所
定のビット間隔Ｔの整数倍の間隔で、値“０”または
“１”を交互にとった波形となる。したがって、ＰＬＬ
回路１１０は、この“０”または“１”の間隔からビッ
ト間隔Ｔを抽出し、このビット間隔Ｔに対応した周期の
クロック信号を発生する。

【０００８】ＰＬＬ回路１１０では、この２値化信号と
ＶＣＯ１０８の出力するＰＬＬクロックとが位相比較器
１０６において位相比較され、その位相誤差出力がゼロ
になるようにフィードバック制御される。このときＶＣ
Ｏ１０８は電圧制御により位相誤差がなくなるように発
振周波数を調整しながら、ループフィルタ１０７の出力
電圧に比例した周波数のクロック、すなわち、２値化信
号に同期したＰＬＬクロックを生成し、そのクロック信
号を位相比較器１０６にフィードバックするとともにラ
ッチ回路１０９に出力する。一方、２値化回路１０５か
らラッチ回路１０９に入力された２値化再生信号は、Ｖ
ＣＯ１０８から入力されるＰＬＬクロックに同期して、
デジタル再生データとして後段の再生回路系に出力され
る。

【０００９】しかしながら、このようなアナログ方式の
ＰＬＬ回路１１０は、環境変化や経時変化、部品のばら
つきなどの影響を受けやすいこと、また、高集積化がで
きないこと、その他、同期化された多値の読み取りデー
タが必要な回路の導入を考慮した場合に対応できない等
の課題があった。

【００１０】一方、デジタル化されたＰＬＬ回路も開発
され、ＶＣＯの代わりに可変周波数発振器（ＶＦＯ）を
利用し、位相誤差に応じて発振周波数を調整し、さらに
分周器により分周した後、クロック出力信号を位相比較
器にフィードバックする方法等がある。しかし、このよ
うなデジタルＰＬＬ処理方法では、データ処理速度が速
い装置等においてはクロック信号の周波数が高く、さら
に数倍の高周波を発振するＶＦＯを実現することは困難
であり、またコスト高となる。

【００１１】そこで、このような問題を解決するための
ものとして、図１２に示すような周波数比較器を組み込
んだデジタルＰＬＬ回路が考えられている。同図におい
て、光ピックアップ１２２は光ディスク１２１にレーザ
光を照射し、光ディスク１２１で反射したレーザ光を受
光し、読み取られた信号情報は受光した光の光量に対応
する電気信号（再生信号）としてプリアンプ１２３に出
力される。プリアンプ１２３で増幅された読み取り信号
はＡ／Ｄ変換器１２４に入力され、Ａ／Ｄ変換器１２４
では、後段のＶＣＯ１３１で生成されたクロックに同期
してサンプリングされ、所定のビット数のデジタル値に
変換（デジタル化）される。デジタル化された読み取り
信号はトランスバーサルフィルタ１２５で波形等化され
て２値化に好ましい信号に改善され、位相比較器１２６
および後段のデジタル再生系に入力される。

【００１２】また、周波数比較器１２７には再生信号の
中心周波数に相当するリファレンスクロックＲＥＦＣＬ
Ｋ（固定値）が入力されており、ＶＣＯ１３１からの出
力クロックとリファレンスクロックとの周波数誤差デー
タを算出し、セレクタ１２８およびタイミング制御回路
１３２へ出力される。また、タイミング制御回路１３２
は、周波数誤差のレベルがある一定レベル以下になった
ときにセレクタ１２８に切換信号を出力する。

【００１３】一方、位相比較器１２６では、デジタル化
された読み取り信号の正から負、または負から正への変
化時点（すなわち、ゼロクロスポイント）を抽出し、そ
の前後の２サンプル値から位相誤差を算出してセレクタ
１２８へ出力する。タイミング制御回路１３２は、周波
数比較器１２７からの周波数誤差のレベルが一定レベル
以下になったときにセレクタ１２８に切換信号を送る。
このとき、セレクタ１２８は、周波数比較器１２７側の
接続端子Ｓｂから位相比較器１２６側の接続端子Ｓａへ
接続を切り換える。周波数誤差のレベルが前記の一定レ
ベルを超えている状態では、セレクタ１２８は接続端子
Ｓｂ側となっている。Ｄ／Ａ変換器１２９は、セレクタ
１２８の切り換え接続により、周波数誤差データあるい
は位相誤差データを選択的に入力し、デジタル信号をア
ナログ信号に変換してループフィルタ１３０に入力し、
余分な周波数成分が除去された信号がＶＣＯ１３１に入
力され、誤差データが無くなるようなクロックを出力す
る。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
周波数比較器を組み込んだデジタルＰＬＬ回路を用いる
光ディスク再生装置にあっては、最先端のＣＭＯＳプロ
セスにより高集積化するとすれば、ループフィルタもデ
ジタル回路で構成し、ループフィルタの出力をＤ／Ａ変
換器でＶＣＯに出力する構成とし、ＶＣＯもＣＭＯＳプ
ロセスで構成する必要がある。この場合、ＣＭＯＳでの
ＶＣＯはプロセスばらつきが大きい（±３０％ほどにも
なる）。その結果として、Ｄ／Ａ変換器から最大出力電
圧が印加された場合の最大発振周波数のばらつきが大き
くなってしまう。そのため、例えばＤＶＤ−ＲＯＭのＣ
ＡＶ（Constant Angular Velocity；角速度一定）再生
の最外周の動作周波数を満足するためにはＩＣを選別し
たり、プリント配線基板上でボリューム調整する必要が
あり、コストアップするという課題があった。また、経
時変化があった場合などでは最大発振周波数を満足しな
くなるという課題があった。

【００１５】また、複数種類のディスクに対する互換性
をもたせる場合に、ディスクを変えると、中心周波数が
変わり、それに合わせてリファレンスクロックを変えて
周波数制御を行う必要がある。この場合には、周波数シ
ンセサイザが別途必要になり、高価なものになる。

【００１６】また、従来の構成ではシーク動作発生時等
において光ピックアップがディスクの径方向に大きく移
動すると、モータのＣＬＶ（Constant Linear Velocit
y；線速度一定）制御が制定していない段階でのＰＬＬ
のロックは難しく、シークタイムが長くなる。

【００１７】本発明は上記した課題の解決を図るべく創
作したものであって、デジタルＰＬＬシステムの特徴を
活かしてＶＣＯの感度を自動調整し、コストを抑えて、
経時変化にも対応できるデジタルＰＬＬシステムを備え
た光ディスク装置を提供するとともに、ＣＡＶ再生など
の異なった中心周波数での再生を行う場合に、周波数引
き込みを早くできる光ディスク装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】上記した課題の解決を図
ろうとする本発明にかかわる光ディスク装置は、感度調
整可能な発振器を用い、発振器を制御する電圧、電流等
の電気量をモニタし、発振器の感度を変化させながらモ
ニタ値が所定の値となる感度を見いだして設定するよう
にしてある。

【００１９】デジタルＰＬＬクロック発生手段をＣＭＯ
Ｓプロセスで高集積化する場合に発振器のばらつきが大
きくなることは現在の技術では避けにくいことである。
そのばらつき抑制のために、感度調整可能な発振器を用
い、感度を調整して、発振器の制御用電気量を所定値に
落ちつかせる。この制御を自動的に行う。すなわち、Ｃ
ＭＯＳプロセスにてデジタルＰＬＬクロック発生手段を
構成する場合に、発振器のキャリブレーション（校正・
調整）を簡単な構成をもって、しかも人手を要すること
なく、自動的に実行することができる。高集積化のプロ
セスにおいて歩留まりを上げなければならない条件を緩
和でき、また調整コストも抑制することができる。結果
として、装置のコストを低減できる。さらには、自動的
キャリブレーションであるので、経年変化にも支障なく
対応することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。

【００２１】本願第１の発明の光ディスク装置は、デジ
タルＰＬＬクロック発生手段における発振器を感度調整
可能な発振器となし、前記発振器を制御する電気量のモ
ニタ手段を備え、前記発振器における感度を変化させな
がら前記デジタルＰＬＬクロック発生手段を動作させて
前記モニタ手段によるモニタ値が所定の値になるときの
感度を前記発振器に設定することを特徴としている。

【００２２】この第１の発明によると、ＣＭＯＳプロセ
スにてデジタルＰＬＬクロック発生手段を構成する場合
に、発振器のキャリブレーション（校正・調整）を、感
度調整可能な発振器とモニタ手段といった簡単な構成を
もって、しかも人手を要することなく、自動的に実行す
ることができる。したがって、高集積化のプロセスにお
いてばらつき対応のために歩留まりを上げなければなら
ない条件を緩和でき、また調整コストも抑制することが
できる。結果として、装置のコストを低減できる。さら
には、自動的キャリブレーションであるので、経年変化
にも支障なく対応することができる。

【００２３】本願第２の発明の光ディスク装置は、上記
の第１の発明において、前記デジタルＰＬＬクロック発
生手段は、位相制御手段と周波数制御手段との混成態様
とされたものとして構成されている。この第２の発明に
よると、位相制御手段と周波数制御手段とを用いての協
働的動作により、周波数引き込み動作・位相引き込み動
作を迅速なものとなすことができる。

【００２４】本願第３の発明の光ディスク装置は、上記
の第２の発明において、前記周波数制御手段により粗調
整を行い、前記位相制御手段により微調整を行うように
構成したものである。この第３の発明によると、デジタ
ルＰＬＬクロック発生手段における感度調整可能な発振
器の前段の周波数制御手段および位相制御手段それぞれ
のＤ／Ａ変換器のビット制限にかかわらず、粗調整と微
調整の組み合わせをもって比較的に広い周波数帯域をカ
バーすることができる。

【００２５】本願第４の発明の光ディスク装置は、上記
の第３の発明において、前記粗調整と前記微調整との間
に前記周波数制御手段と前記位相制御手段とを連動動作
させるように構成したものである。この第４の発明によ
ると、周波数引き込み動作から位相引き込み動作への移
行を迅速なものにすることができる。

【００２６】本願第５の発明の光ディスク装置は、上記
の第１〜第４の発明において、ディスクから読み取った
信号を前記デジタルＰＬＬクロック発生手段が生成する
クロックに同期してＡ／Ｄ変換し、再生データとなすよ
うに構成したものとなっている。ＣＭＯＳプロセスで接
続されたデジタルＰＬＬクロック発生手段において生成
したクロックでディスクからの読み取り信号をＡ／Ｄ変
換するので、前記ＣＭＯＳプロセスのばらつきの問題を
解消しつつ、高集積化することや、動作クロックの高速
化を達成することができる。また、同期化された多値の
読み取りが可能な回路の導入を容易化する。

【００２７】本願第６の発明の光ディスク装置は、上記
の第１〜第５の発明において、前記感度調整の際に前記
デジタルＰＬＬクロック発生手段に入力する信号を固定
クロック信号とするように構成したものである。

【００２８】この第６の発明による作用は次のとおりで
ある。発振器の自動キャリブレーションにおいてデジタ
ルＰＬＬクロック発生手段の動作に用いるクロックとし
てディスクから読み取った信号に基づいて得られる周期
信号（ウォブル２値化信号）で動作させることでもよい
のであるが、もし、その読み取り信号の品質が悪い場合
には、自動キャリブレーションの精度が低下してしま
う。あるいは、自動キャリブレーションが不成功に終わ
る可能性が残る。そこで、読み取り品質に左右されるこ
とのない固定クロック信号を採用することにより、自動
キャリブレーションの精度を確保している。

【００２９】本願第７の発明の光ディスク装置は、上記
の第６の発明において、前記ディスクは記録案内溝が周
期的に蛇行している記録再生可能なセクタフォーマット
のものであり、前記固定クロック信号は前記ディスクに
記録するために前記記録案内溝の周期に対応したクロッ
クを生成するためのウォブルＰＬＬクロック発生手段で
発生させたクロックであるという構成となっている。

【００３０】この第７の発明による作用は次のとおりで
ある。記録再生可能なディスクの場合には、一般的に、
その書き込み性能を確保するために、ディスクのウォブ
ル信号からクロックを抽出するウォブルＰＬＬクロック
発生手段を備えている。このウォブルＰＬＬクロック発
生手段を有効利用して固定クロック信号を生成するの
で、兼用による構成の簡略化を図ることができる。

【００３１】本願第８の発明の光ディスク装置は、上記
の第１〜第５の発明において、前記感度調整の際に前記
デジタルＰＬＬクロック発生手段に入力する信号をディ
スクからの読み取りによる周期信号（ウォブル２値化信
号）とするように構成したものである。何らかの別の工
夫により、ディスクからの読み取り品質を良好なものと
して確保することができるときには、特に、固定クロッ
ク信号を用いなくても、そのディスクからの読み取りに
よる周期信号に基づいて自動キャリブレーションを行わ
せることが可能であり、固定クロック信号を生成するデ
バイスや固定クロック信号と読み取り周期信号との切り
換えの手段が省略できる。

【００３２】本願第９の発明の光ディスク装置は、上記
の第１〜第８の発明において、前記位相制御手段と前記
周波数制御手段に対して初期値を設定する初期値設定手
段を備えたものとして構成されている。この第９の発明
によると、発振器の感度調整に基づく自動キャリブレー
ションにおいて、周波数引き込み動作・位相引き込み動
作を迅速なものとなすことができる。

【００３３】本願第１０の発明の光ディスク装置は、位
相制御手段と周波数制御手段との混成態様とされたデジ
タルＰＬＬクロック発生手段における前記周波数制御手
段により粗調整を行い、前記位相制御手段により微調整
を行うように構成され、前記位相制御手段と前記周波数
制御手段に対して初期値を設定する初期値設定手段を備
えていることを特徴としている。この第１０の発明によ
ると、光学ヘッドのシーク動作やリトライ動作におい
て、ＰＬＬロックまでの所要時間を短縮化することがで
きる。

【００３４】本願第１１の発明の光ディスク装置は、上
記の第１０の発明において、前記粗調整と前記微調整と
の間に前記周波数制御手段と前記位相制御手段とを連動
動作させるように構成したものである。この第１１の発
明によると、周波数引き込み動作から位相引き込み動作
への移行を迅速なものにすることができる。

【００３５】本願第１２の発明の光ディスク装置は、上
記の第１０・第１１の発明において、ディスクから読み
取った信号を前記デジタルＰＬＬクロック発生手段が生
成するクロックに同期してＡ／Ｄ変換し、再生データと
なすように構成したものとなっている。この第１２の発
明によると、ＰＬＬクロック発生手段をＣＭＯＳプロセ
スでデジタル化して高集積化を達成するとともに、動作
クロックの高速化を達成することができる。また、同期
化された多値の読み取りが可能な回路の導入を容易化す
る。

【００３６】本願第１３の発明の光ディスク装置は、上
記の第１０〜第１２の発明において、前記初期値設定手
段はシーク時に設定変更するように構成されている。光
学ヘッドのシーク動作やリトライ動作において、周波数
引き込み動作・位相引き込み動作を迅速なものとなし、
ＰＬＬロックまでの所要時間を短縮化することができ
る。

【００３７】本願第１４の発明の光ディスク装置は、上
記の第１０〜第１３の発明において、前記デジタルＰＬ
Ｌクロック発生手段における発振器を感度調整可能な発
振器となしたものとなっている。

【００３８】この第１４の発明による作用は次のとおり
である。ＣＭＯＳプロセスにてデジタルＰＬＬクロック
発生手段を構成する場合に、発振器のキャリブレーショ
ン（校正・調整）を、感度調整可能な発振器とモニタ手
段といった簡単な構成をもって、しかも人手を要するこ
となく、自動的に実行することができる。したがって、
高集積化のプロセスにおいてばらつき対応のために歩留
まりを上げなければならない条件を緩和でき、また調整
コストも抑制することができる。結果として、装置のコ
ストを低減できる。さらには、自動的キャリブレーショ
ンであるので、経年変化にも支障なく対応することがで
きる。しかも、光学ヘッドのシーク動作やリトライ動作
において、ＰＬＬロックまでの所要時間を短縮化するこ
とができる。

【００３９】本願第１５の発明の光ディスク装置は、上
記の第９〜第１４の発明において、前記初期値設定手段
は、ディスクの種類または再生スピードに応じて設定変
更するように構成されたものとなっている。この第１５
の発明によると、光ディスクとして種類の異なるものが
交換されたときとか、モードの変更が行われたときなど
において、それぞれに適した初期値を自動的に選択する
ことにより、素早い引き込みの機能を維持することがで
きる。

【００４０】以下、本発明にかかわる光ディスク装置の
具体的な実施の形態を図面に基づいて詳細に説明する。
以下の実施の形態においては、記録案内溝が周期的に蛇
行（ウォブリング）しているセクターフォーマットの光
ディスク（例えばＤＶＤ−ＲＡＭディスク）の再生に関
してのみ説明するが、ＣＤディスク、ＤＶＤ−ＲＯＭデ
ィスクなどの連続記録データの再生についても適用可能
である。

【００４１】図１は、本発明の実施の形態における光デ
ィスク装置の再生系のブロック図を示している。図１に
おいて、符号の１は記録案内溝が周期的に蛇行している
セクターフォーマットを有する光ディスクを示す。この
セクターフォーマットについては図６を用いて後述す
る。２は光ディスク１に光ビームを照射し、その反射光
の強弱によって記録データを読み取り、電気信号を出力
する光ピックアップを含む光学ヘッド、３は光学ヘッド
２における光ピックアップの出力信号を増幅し、広帯域
の高周波再生信号ＲＦとトラッキングエラー信号ＴＥを
出力するプリアンプ、４はプリアンプ３から入力された
高周波再生信号ＲＦとトラッキングエラー信号ＴＥを時
分割的に切り換えたり、この切り換えられた読み取り信
号のＤＣ変動を時分割にクランプすることによってキャ
ンセルするオフセットキャンセル回路、５はオフセット
キャンセル回路４の出力信号の振幅を一定になるように
ゲインコントロールするオートゲインコントロール回路
（ＡＧＣ回路）、６はＡＧＣ回路５の出力信号の周波数
特性を改善するイコライザである。

【００４２】７はイコライザ６の出力信号から、後段か
らのフィードバック電圧を差し引いて出力する差動増幅
器、８は差動増幅器７のアナログ出力信号を後述するチ
ャネルクロックＣＬＫでデジタル信号に変換するＡ／Ｄ
変換器、９はＡ／Ｄ変換器８の出力信号のＤＣ成分を抽
出するオフセットコントロール回路、１０はオフセット
コントロール回路９のデジタル出力信号をアナログ電圧
に変換するオフセットフィードバック用のＤ／Ａ変換器
（説明の都合上、これを第３のＤ／Ａ変換器とする）で
あり、これらの回路構成要素７，８，９，１０によって
オフセット制御ループを構成している。このオフセット
制御ループにより、Ａ／Ｄ変換器８に入力する信号のＤ
ＣレベルをＡ／Ｄ変換器８の変換レベルのほぼ中点に制
御する。ここで、Ａ／Ｄ変換器８は、変換レベルの中点
をデジタル変換後の値“０”とし、それより低い電圧の
場合はマイナスの値を出力し、それより高い電圧の場合
はプラスの値を出力する。

【００４３】１１はＡ／Ｄ変換器８のデジタル出力信号
から位相誤差信号ｅφを生成する位相比較器、１２は位
相比較器１１の出力信号の不要な高周波成分を除去する
第１のループフィルタ、１３は第１のループフィルタ１
２のデジタル出力信号Ｄ１１をアナログ電圧信号ｄ１１
に変換する第１のＤ／Ａ変換器、１４は第１のループフ
ィルタ１２に対して第１の初期値Ｉｎｉ₁を与える第１
の初期値設定手段であり、上記ブロック構成要素１１，
１２，１３，１４により微調整用の位相制御ループを構
成している。

【００４４】１５はプリアンプ３からのトラッキングエ
ラー信号ＴＥの不要な周波数成分を除去し、光ディスク
１の周期的に蛇行している記録案内溝（図６参照）に対
応した周期の正弦波（以下ウォブル信号）を抽出して２
値化するウォブル２値化回路、１６は後述するコントロ
ーラ２６に制御され、ウォブル２値化回路１５の出力信
号とコントローラ２６に内蔵されている後述するウォブ
ルＰＬＬクロック発生手段２７の出力信号のいずれか一
方を選択し、後段の周波数比較器１８に出力するセレク
タ、１７はＡ／Ｄ変換器８のデジタル出力信号からデー
タ復調のための同期信号ＳＹＮＣを検出し、その検出ご
とにパルスを出力するＳＹＮＣ検出手段、１８はセレク
タ１６の出力またはＳＹＮＣ検出手段１７の出力を、Ｖ
ＣＯ２３の感度調整時、またはＤＶＤ−ＲＡＭディスク
の記録再生時と、ＤＶＤ−ＲＯＭディスクやＣＤの再生
時とで選択し、セレクタ１６の出力信号の周期またはＳ
ＹＮＣ検出手段１７の出力信号の周期を後述するＶＣＯ
２３の次段の分周器２５で得られるチャネルクロックＣ
ＬＫでカウントし、所定のカウント数と比較して周波数
誤差信号ｅｆを出力する周波数比較器、１９は周波数比
較器１８の出力信号の不要な高周波成分を除去する第２
のループフィルタ、２０は第２のループフィルタ１９の
デジタル出力信号Ｄ２２をアナログ電圧信号ｄ２２に変
換する第２のＤ／Ａ変換器、２１は第２のループフィル
タ１９へ初期値を与える第２の初期値設定手段であり、
上記ブロック構成要素１８，１９，２０，２１により粗
調整用の周波数制御ループを構成している。

【００４５】２２は第２のループフィルタ１９から出力
されるデジタル出力信号Ｄ２２のレベルをモニタするモ
ニタ手段であり、ＶＣＯ２３をキャリブレーションする
ときに後述するコントローラ２６へモニタ信号ＭＯを出
力する。

【００４６】２３は第１のＤ／Ａ変換器１３からのアナ
ログ電圧信号ｄ１１と第２のＤ／Ａ変換器２０からのア
ナログ電圧信号ｄ２２とを加算して、加算後の電圧に相
当する周波数のクロックを生成するＶＣＯ（電圧制御型
発振器）、２４はＶＣＯ２３に内蔵されており、入力電
圧に対する出力周波数の変化する割合すなわち感度を調
整するための値を保持する感度調整用レジスタ、２５は
ＶＣＯ２３の出力クロックを所望の周波数に分周してシ
ステムの動作周波数に変換してシステム全体にチャネル
クロックＣＬＫを供給する分周器である。分周器２５が
生成したチャネルクロックＣＬＫは、コントローラ２６
をはじめとして、Ａ／Ｄ変換器８、オフセットコントロ
ール回路９、位相比較器１１、第１のループフィルタ１
２、第１のＤ／Ａ変換器１３、周波数比較器１８、第２
のループフィルタ１９、第２のＤ／Ａ変換器２０その他
に供給される。

【００４７】２６は装置全体をコントロールするコント
ローラであり、ウォブル２値化回路１５の出力信号をも
とに記録クロックを生成するウォブルＰＬＬクロック発
生手段２７と、このウォブルＰＬＬクロック発生手段２
７が出力する記録クロックから記録パルスを生成する記
録パルス生成手段２８を内蔵している。また、ウォブル
ＰＬＬクロック発生手段２７はシンセサイザ機能も持っ
ており、水晶発振器２９のクロックから、記録クロック
を生成することも可能となっている。３０は記録パルス
生成手段２８の出力信号を入力とし、光学ヘッド２のパ
ワーをコントロールするレーザーパワーコントローラ
（ＬＰＣ）３０である。

【００４８】コントローラ２６は、オフセットキャンセ
ル回路４に対してヘッダゲート信号ＨＧとリードゲート
信号ＲＧを送出し、位相比較器１１に対してリードゲー
ト信号ＲＧ（制御信号ＳＣ０１）を送出し、第１のルー
プフィルタ１２および第２のループフィルタ１９に対し
てトラッキングＯＫ信号ＴＯＫを送出し、また、第１の
ループフィルタ１２に対して制御信号ＳＣ１１を送出す
るように構成され、また、周波数比較器１８から周波数
粗調整許可信号ＳＯと周波数微調整許可信号ＢＩを入力
し、モニタ手段２２からモニタ信号ＭＯを入力するよう
に構成されている。

【００４９】図１に示した回路構成において、Ａ／Ｄ変
換器８から、また周波数比較器１８から分周器２５まで
の部分がＣＭＯＳによる１チップで構成されている。こ
のチップには、第３のＤ／Ａ変換器１０、モニタ手段２
２も含まれている。差動増幅器７、セレクタ１６、コン
トローラ２６、水晶発振器２９、レーザーパワーコント
ローラ３０などは、そのチップとは別構成となってい
る。もっとも、このようなチップ構成は単なる例示にす
ぎず、仕様に応じて適宜に変更してよいことはいうまで
もない。

【００５０】ここで位相比較器１１と第１のループフィ
ルタ１２と第１のＤ／Ａ変換器１３と第１の初期値設定
手段１４で構成する微調整用の位相制御ループと、周波
数比較器１８と第２のループフィルタ１９と第２のＤ／
Ａ変換器２０と第２の初期値設定手段２１で構成する粗
調整用の周波数制御ループの役割分担について説明す
る。

【００５１】粗調整用の周波数制御ループは、比較的粗
い分解能での周波数の迅速な引き込みを目的とする。そ
して、微調整用の位相制御ループは、位相比較を行い、
細かい分解能で位相引き込みを行うことを目的とする。
このようにするのは、次の理由による。すなわち、第１
のＤ／Ａ変換器１３および第２のＤ／Ａ変換器２０は各
々ビット数に制限があり、広い範囲の周波数およびジッ
ターフリー再生範囲をカバーするためには、粗い分解能
を持つ第２のＤ／Ａ変換器２０と細かい分解能を持つ第
１のＤ／Ａ変換器１３とを備えて、光ディスク１の回転
速度に合わせて２つのＤ／Ａ変換器を緻密に連係して制
御する必要がある。周波数引き込みはその周波数誤差が
位相引き込みのキャプチャーレンジの範囲に入るまで行
われ、入ってからしばらく継続され、その後、位相制御
に引き継がれる。

【００５２】上記の説明を補足すると、粗い分解能とか
細かい分解能といっているのは、第１のＤ／Ａ変換器１
３と第２のＤ／Ａ変換器２０とは同じビット数（例えば
ともに８ビット）であるが、デジタルデータの上位側ビ
ット群を第２のＤ／Ａ変換器２０に分担させ、下位側ビ
ット群を第１のＤ／Ａ変換器１３に分担させるというこ
とである。

【００５３】図２は、図１に示した光ディスク装置のう
ち、本発明の特徴概念として重要な部分を抜き出しかつ
まとめた概略ブロック図である。図２において、符号の
Ｃｆは、図１における周波数比較器１８と第２のループ
フィルタ１９と第２のＤ／Ａ変換器２０と第２の初期値
設定手段２１とからなる粗調整用の周波数制御ループと
しての周波数制御手段、Ｃφは図１における位相比較器
１１と第１のループフィルタ１２と第１のＤ／Ａ変換器
１３と第１の初期値設定手段１４とからなる微調整用の
位相制御ループとしての位相制御手段、ＤＰＣは上記の
周波数制御手段Ｃｆと位相制御手段Ｃφおよび感度調整
用レジスタ２４付きのＶＣＯ２３からなるデジタルＰＬ
Ｌクロック発生手段である。デジタルＰＬＬクロック発
生手段ＤＰＣは、ＶＣＯ２３を制御する電圧（または電
流）のレベルをモニタするモニタ手段２２を備えてい
る。

【００５４】この図２に示したブロック構成において動
作の概略を説明すると、次のようになる。光ディスク１
から読み取られた信号情報が、Ａ／Ｄ変換器８によりデ
ジタルＰＬＬクロック発生手段ＤＰＣで生成されたクロ
ックに同期してデジタル化され、そのクロックに同期し
た再生データを出力する。再生データは、後段のデジタ
ル回路（ビタビ復号器）とデジタルＰＬＬクロック発生
手段ＤＰＣにおける位相制御手段Ｃφに入力される。

【００５５】通常読み取り動作モードでは、セレクタ１
６は、光ディスク１からの読み取り信号に基づく周期信
号（ウォブル２値化信号）を選択して、デジタルＰＬＬ
クロック発生手段ＤＰＣにおける周波数制御手段Ｃｆに
出力する。コントローラ２６は、周波数制御手段Ｃｆと
位相制御手段Ｃφとを制御する。まず、周波数制御手段
Ｃｆによって粗調整を行い、次の段階で周波数制御手段
Ｃｆが位相制御手段Ｃφを利用するかたちで微調整を行
い、最後に位相比較器１１から位相誤差信号ｅφを出力
させて、位相制御手段Ｃφによって微調整を行う。

【００５６】自動キャリブレーション動作モードにおい
ては、セレクタ１６は固定クロック信号を選択して、デ
ジタルＰＬＬクロック発生手段ＤＰＣにおける周波数制
御手段Ｃｆに出力する。このときの動作は、概ね上記と
同様であるが、次の点に特徴がある。コントローラ２６
は、ＶＣＯ２３の感度調整用レジスタ２４に設定する感
度値（β値）を変化させつつ、モニタ手段２２からモニ
タ信号ＭＯを入力し、そのモニタ信号ＭＯの値が所定の
値に接近するようにフィードバック制御を行い、周波数
ロックして所定値になったときの感度値（β値）を最終
的に感度調整用レジスタ２４に設定する。

【００５７】次に、位相制御手段Ｃφにおける位相比較
器１１と第１のループフィルタ１２のより詳しい回路構
成および周波数制御手段Ｃｆにおける周波数比較器１８
と第２のループフィルタ１９のより詳しい回路構成につ
いて、順次に説明してゆくことにする。

【００５８】まず、位相比較器１１について図３に基づ
いて説明し、次に、周波数比較器１８について図４に基
づいて説明し、さらには、第１のループフィルタ１２と
第２のループフィルタ１９とについて図５に基づいて説
明する。

【００５９】まず、図３に基づいて位相比較器１１につ
いて説明する。この位相比較器１１は、遅延素子４１
と、位相誤差算出回路４２と、ゼロクロス検出回路４３
と、セレクタ４４とを備えている。遅延素子４１および
ゼロクロス検出回路４３の入力端子はそれぞれＡ／Ｄ変
換器８の出力端子に接続されている。位相誤差算出回路
４２の２つの入力端子はＡ／Ｄ変換器８の出力端子と遅
延素子４１の出力端子とに接続されている。ゼロクロス
検出回路４３の２つの入力端子はＡ／Ｄ変換器８の出力
端子と遅延素子４１の出力端子とに接続されている。ゼ
ロクロス検出回路４３の出力端子は位相誤差算出回路４
２の制御入力端子に接続されている。位相誤差算出回路
４２の出力端子はセレクタ４４の入力端子に接続されて
いる。セレクタ４４の他の入力端子には“０”が入力さ
れる。セレクタ４４の出力端子は次段の第１のループフ
ィルタ１２の入力端子に接続されている。

【００６０】遅延素子４１はＡ／Ｄ変換器８からのデジ
タル出力信号を１チャネルクロックの期間だけ保持し、
次のチャネルクロックＣＬＫで位相誤差算出回路４２お
よびゼロクロス検出回路４３に出力する（Ｓ_i-1）。ゼ
ロクロス検出回路４３は、前記の１チャネルクロック期
間を挟む前後の再生出力信号から再生デジタル信号にゼ
ロクロスが発生したか否かを判断する。すなわち、その
１チャネルクロック期間の前後の再生出力信号
（Ｓ_i-1，Ｓ_i）が正と負、または、負と正であるか否
かによって、立ち下がりかまたは立ち上がりのゼロクロ
スが発生したと判断し、それに対応するゼロクロス検出
信号を位相誤差算出回路４２に供給する。

【００６１】位相誤差算出回路４２は、ゼロクロス検出
回路４３より供給されるゼロクロス検出信号に応じて、
遅延素子４１より供給された１チャネルクロック期間前
後の再生出力信号から、位相誤差信号ｅφを算出し、セ
レクタ４４に出力する。位相誤差算出回路４２における
位相誤差信号ｅφの算出は、例えば、立ち上がりのゼロ
クロスが発生した場合は両再生出力信号値の和（Ｓ_i-1
＋Ｓ_i）をとり、立ち下がりのゼロクロスが発生した場
合は両再生出力信号値の和に“−１”を乗じた値“−
（Ｓ_i-1＋Ｓ_i）”をとる。いずれにしても、Ｓ_i-1と
Ｓ_iのうちいずれか一方が正で他方が負であるので、両
者の和は差分ということになり、その絶対値をとってい
ることになる。

【００６２】セレクタ４４は、コントローラ２６からの
制御信号ＳＣ０１の“Ｈ”，“Ｌ”に応じて、“０”ま
たは位相誤差算出回路４２の出力を選択し、位相誤差算
出回路４２の選択のときは位相誤差信号ｅφとして、次
段の第１のループフィルタ１２に出力する。

【００６３】次に、図４に基づいて周波数比較器１８に
ついて説明する。この周波数比較器１８は、第１のカウ
ンタ７１と、周期信号セレクタ７２と、第２のカウンタ
７３と、減算器７４と、絶対値出力回路７５と、第１の
エラー判定器７６と、第２のエラー判定器７７と、セレ
クタ７８とを備えている。

【００６４】第１のカウンタ７１は、セレクタ１６の出
力する２値化信号の立ち上がりで、ある定数（後述の例
では“８”）をカウントし、その定数の周期に基づく周
期信号を出力する。周期信号セレクタ７２は、コントロ
ーラ２６の制御信号ＳＣ１０により第１のカウンタ７１
の出力信号とＳＹＮＣ検出手段１７の出力信号とを選択
する。コントローラ２６は、ＶＣＯ２３のキャリブレー
ションを行うときと、ＤＶＤ−ＲＡＭディスクが装着さ
れているときは、第１のカウンタ７１を選択するよう
に、また、ＤＶＤ−ＲＯＭディスクやＣＤが装着されて
いるときは、ＳＹＮＣ検出手段１７を選択するように周
期信号セレクタ７２に対して制御信号ＳＣ１０を送出す
る。第２のカウンタ７３は、周期信号セレクタ７２から
の周期信号の間隔を分周器２５からのチャネルクロック
ＣＬＫでカウントする。減算器７４は、第２のカウンタ
７３のカウント値をある定数（本実施の形態では１４８
８（＝１８６×８））から減算し、その結果を周波数誤
差信号ｅｆとして絶対値出力回路７５および次段の第２
のループフィルタ１９に出力し、さらにセレクタ７８に
出力する。

【００６５】絶対値出力回路７５は、周波数誤差信号ｅ
ｆの絶対値をとって周波数誤差絶対値信号ａｂｓとして
第１のエラー判定器７６および第２のエラー判定器７７
に出力する。

【００６６】第１のエラー判定器７６は、周波数誤差絶
対値信号ａｂｓを第１の所定値Ｓth ₁（例えば“３
２”）と比較し、第１の所定値Ｓth₁よりも大きい状態
が所定回数（例えば８回）連続したときは、周波数粗調
整許可信号ＳＯとして“０”をコントローラ２６に出力
し、第１の所定値Ｓth₁以下の状態が所定回数（例えば
４回）連続したときは、周波数粗調整許可信号ＳＯとし
て“１”をコントローラ２６に出力する。

【００６７】第２のエラー判定器７７は、周波数誤差絶
対値信号ａｂｓを第２の所定値Ｓth ₂（例えば“４”）
と比較し、第２の所定値Ｓth₂よりも大きい状態が所定
回数（例えば８回）連続したときは、周波数微調整許可
信号ＢＩとして“０”をコントローラ２６に出力し、第
２の所定値Ｓth₂以下の状態が所定回数（例えば４回）
連続したときは、周波数微調整許可信号ＢＩとして
“１”をコントローラ２６に出力する。

【００６８】セレクタ７８は、コントローラ２６からの
制御信号ＳＣ２０の“Ｈ”，“Ｌ”に応じて、“０”ま
たは減算器７４の出力を選択し、減算器７４の選択のと
きは周波数誤差信号ｅｆとして、次段の第２のループフ
ィルタ１９に出力する。

【００６９】次に、図５に基づいて第１のループフィル
タ１２と第２のループフィルタ１９について説明する。

【００７０】第１のループフィルタ１２は、第１の乗算
器５１と、第２の乗算器５２と、第１の加算器５３と、
第２の加算器５４と、第１の初期値セレクタ５５と、第
１の遅延回路５６と、第３の加算器５７と、周波数誤差
セレクタ５８とを備えている。

【００７１】第１の乗算器５１は、位相比較器１１の出
力信号である位相誤差信号ｅφと第１の定数Ａを乗算し
て出力する。第２の乗算器５２は、位相誤差信号ｅφと
第２の定数Ｂを乗算して出力する。第１の加算器５３
は、第２の乗算器５２の出力信号と周波数誤差セレクタ
５８の出力信号とを加算する。

【００７２】第２の加算器５４は、第１の加算器５３の
出力信号と第１の遅延回路５６の出力信号を加算する。
第１の初期値セレクタ５５は、コントローラ２６からの
トラッキングＯＫ信号ＴＯＫが“０”のときに限って第
１の初期値設定手段１４による第１の初期値Ｉｎｉ₁を
選択し、それ以外のときは第２の加算器５４の出力信号
を選択する。第１の遅延回路５６は、第１の初期値セレ
クタ５５からの出力信号を保持し、チャネルクロック１
周期分だけ遅延させて出力する。これにより、高周波成
分を除去する。第３の加算器５７は、第１の乗算器５１
の出力信号と第１の遅延回路５６の出力信号を加算し、
その加算結果をデジタル出力信号Ｄ１１として次段の第
１のＤ／Ａ変換器１３に出力する。

【００７３】周波数誤差セレクタ５８は、コントローラ
２６から制御信号ＳＣ１１の入力がないときは定数
“０”を選択し、制御信号ＳＣ１１の入力があるときは
第２のループフィルタ１９における周波数誤差極性判別
回路６０からの周波数誤差極性判定信号ｐｆを選択す
る。コントローラ２６は、自動キャリブレーション動作
のモードが後述する周波数・位相制御領域ＰＨ２にあっ
て、周波数粗調整許可信号ＳＯが“１”でかつ周波数微
調整許可信号ＢＩが“０”のときに制御信号ＳＣ１１を
出力する。周波数誤差極性判定信号ｐｆは、“＋１”か
“−１”か“０”である。

【００７４】第２のループフィルタ１９は、周波数誤差
極性判別回路６０と、第３の乗算器６１と、第４の加算
器６２と、第２の初期値セレクタ６３と、第２の遅延回
路６４とを備えている。

【００７５】周波数誤差極性判別回路６０は、周波数比
較器１８における減算器７４が出力しセレクタ７８で選
択された周波数誤差信号ｅｆの極性を判断し、“＋１”
と“−１”と“０”のいずれかを周波数誤差極性判定信
号ｐｆとして第１のループフィルタ１２における周波数
誤差セレクタ５８に出力する。

【００７６】第３の乗算器６１は、周波数誤差信号ｅｆ
に第３の定数Ｃを乗算して出力する。第４の加算器６２
は、第３の乗算器６１の出力信号と第２の遅延回路６４
の出力信号を加算する。第２の初期値セレクタ６３は、
コントローラ２６からのトラッキングＯＫ信号ＴＯＫが
“０”のときに限って第２の初期値設定手段２１による
第２の初期値Ｉｎｉ₂を選択し、それ以外のときは第４
の加算器６２の出力信号を選択する。第２の遅延回路６
４は、第２の初期値セレクタ６３からの出力信号を保持
し、チャネルクロック１周期分だけ遅延させてデジタル
出力信号Ｄ２２として出力する。これにより、高周波成
分を除去する。第２の遅延回路６４からのデジタル出力
信号Ｄ２２は次段の第２のＤ／Ａ変換器２０に出力され
る。

【００７７】図６は本実施の形態の動作を説明するため
のタイミング図および対応するセクタフォーマット構成
を示す。図６（Ａ）はＤＶＤ−ＲＡＭディスクを読み取
ったときのプリアンプ３の出力する高周波再生信号ＲＦ
を示し、図６（Ｂ）はトラッキングエラー信号ＴＥを示
し、図６（Ｃ）はオフセットキャンセル回路４の出力信
号を示し、図６（Ｄ）はコントローラ２６がオフセット
キャンセル回路４に出力するヘッダゲート信号ＨＧを示
し、図６（Ｅ）はコントローラ２６がオフセットキャン
セル回路４および位相比較器１１に出力するリードゲー
ト信号ＲＧを示し、図６（Ｆ）はウォブル２値化回路１
５が出力するウォブル２値化信号ＷＢを示す。また、図
６（Ｇ）および図６（Ｈ）はディスクフォーマットを示
し、図６（Ｉ）は図６（Ｈ）に対応したリードゲート信
号ＲＧを示す。

【００７８】図６（Ｇ），（Ｈ），（Ｉ）に示すよう
に、１セクタは、記録案内溝と２分の１トラックずれた
ところに記録されているヘッダ８１と、記録案内溝が周
期的に蛇行している情報記録部８２から構成されてい
る。ヘッダ８１はプリピットで構成されており、大きく
分けると、単一周波数パターンの記録されているＶＦＯ
部８３ａ，８４ａ，８５ａ，８６ａとアドレス情報が記
録されているアドレス情報ＩＤ部８３ｂ，８４ｂ，８５
ｂ，８６ｂから構成されている。

【００７９】情報記録部８２は再記録可能な領域で、情
報が記録されている場合とそうでない場合がある。記録
されている場合は、その主な構成は、第１のガード領域
８７とＶＦＯ部８８と記録データ（ユーザデータ）部８
９と第２のガード領域９０とからなる。また、情報記録
部８２は周期的に蛇行しており、その周期は図６（Ｂ）
に示すように１８６チャネルクロック周期になってい
る。したがって、記録・未記録に関わらず、トラッキン
グエラー信号ＴＥには図６（Ｂ）に示すようにヘッダ８
１のプリピットの信号と、１８６チャネルクロック周期
の正弦波（ウォブル信号）が現れる。

【００８０】上記のＤＶＤ−ＲＡＭ部の構成について、
図７を用いてさらに詳しく説明する。図７において、Ｉ
Ｄａで示す領域は図６（Ｈ）において符号８３ａ，８３
ｂ，８４ａ，８４ｂで示す領域に相当し、ＩＤｂで示す
領域は図６（Ｈ）における８５ａ，８５ｂ，８６ａ，８
６ｂで示す領域に相当し、ヘッダ８１のアドレス情報が
２組になっており、内周側または外周側に１／２トラッ
クピッチの距離だけずらしている。また、このヘッダ８
１のピット信号の幅は、情報記録部８２におけるグルー
ブ部３３およびランド部３４の幅にほぼ等しくなるよう
に形成されている。

【００８１】図７において、グルーブ部３３およびラン
ド部３４はトラックのトレース方向に対して垂直方向に
正弦波状にウォブルしている。この正弦波状ウォブルの
意味は次のとおりである。すなわち、ディスクドライブ
がＤＶＤ−ＲＡＭ部の情報記録部８２にデータの記録を
行う場合、このウォブルの周期をプリアンプ３を介して
ウォブル２値化回路１５で検出して、ウォブルＰＬＬク
ロック発生手段２７でこのウォブル２値化信号ＷＢに同
期した記録クロックを生成し、この記録クロックに同期
して記録パルス生成手段２８で記録パルスを生成し、レ
ーザーパワーコントローラ３０により光学ヘッド２のレ
ーザーをコントロールし、データの書き込みを行う。ウ
ォブルはグルーブ部３３およびランド部３４に対して１
周にわたりほぼ連続的に出現するので、ＰＬＬの引き込
みが早く、記録動作時間が短縮できる。

【００８２】図８は、本実施の形態でのＰＬＬの周波数
制御ループによる周波数引き込み動作および位相制御ル
ープによる位相引き込み動作を説明するタイミングチャ
ートである。ここでは図４で説明した第１のエラー判定
器７６の出力信号と、第２のエラー判定器７７の出力信
号の組合せにより引き込み動作を切り換えていく動作を
示しており、この引き込み動作については後述する。

【００８３】次に、上記のように構成された実施の形態
の光ディスク装置の動作を説明する。

【００８４】光学ヘッド２の光ピックアップで読み取ら
れた光ディスク１の読み取り信号がプリアンプ３に入力
され、図６（Ａ）に示す高周波再生信号ＲＦと図６
（Ｂ）に示すトラッキングエラー信号ＴＥが出力され
る。コントローラ２６からは、図６（Ｇ）に示すヘッダ
８１の部分だけ“１”の信号である図６（Ｄ）に示すヘ
ッダゲート信号ＨＧと、ＰＬＬの引き込み動作を行うた
めの図６（Ｅ）に示すリードゲート信号ＲＧが出力され
ている。リードゲート信号ＲＧは、ＶＦＯ部８３ａとＶ
ＦＯ部８５ａの先頭から少し遅れたところで立ち上が
り、アドレス情報８４ｂとアドレス情報８６ｂの終端部
で立ち下がり、記録されている場合においてＶＦＯ部８
８の先頭から少し遅れたところで立ち上がり第２のガー
ド領域９０の途中で立ち下がるといった形態となってい
る。このコントローラ２６からのヘッダゲート信号ＨＧ
とリードゲート信号ＲＧがオフセットキャンセル回路４
に入力される。

【００８５】オフセットキャンセル回路４においては、
ヘッダゲート信号ＨＧの“１”の部分でトラッキングエ
ラー信号ＴＥを選択し、ヘッダゲート信号ＨＧの“０”
の部分で高周波再生信号ＲＦを選択する。また、オフセ
ットキャンセル回路４は、リードゲート信号ＲＧが
“１”の部分で内部クランプ回路の時定数を小さくして
ＤＣ再生を急速に行い、その結果、図６（Ｃ）に示すよ
うな大まかなＤＣオフセットがキャンセルされた信号を
出力する。なお、もちろん、ヘッダゲート信号ＨＧの
“１”の部分と“０”の部分の両方で高周波再生信号Ｒ
Ｆを選択するようにしてもよい。

【００８６】次に、Ａ／Ｄ変換器８の入力信号のオフセ
ットキャンセル方法を説明する。Ａ／Ｄ変換器８でアナ
ログ・デジタル変換された信号がオフセットコントロー
ル回路９に入力される。オフセットコントロール回路９
はデジタル信号のＭＳＢ（極性信号）をチャネルクロッ
クＣＬＫで符号毎にカウントし、正の符号のカウント値
は加算し、負の符号のカウント値は減算する。この加算
処理、減算処理を繰り返し、積分した信号をオフセット
制御ループの第３のＤ／Ａ変換器１０へ入力する。この
第３のＤ／Ａ変換器１０は入力されたデジタル積分値を
アナログ電圧に変換し、差動増幅器７へ入力する。差動
増幅器７ではイコライザ６の出力信号の電圧値から第３
のＤ／Ａ変換器１０のアナログ電圧値を差し引き、Ａ／
Ｄ変換器８へ入力する。この動作により、前段のアナロ
グ回路によって発生されるオフセット電圧をＡ／Ｄ変換
器８のアナログ入力でキャンセルすることができるので
Ａ／Ｄ変換器８のダイナミックレンジを有効に使用する
ことができる。

【００８７】次に、ジッターフリー再生動作について説
明する。光学ヘッド２のシークまたはリトライ等が発生
し、トラッキング制御がオフからオンに変わったとき、
コントローラ２６はまず周波数比較器１８に動作開始の
指令を送る。一方、ウォブル２値化回路１５には図６
（Ｂ）のトラッキングエラー信号ＴＥが入力され、バン
ドパスフィルタで１８６チャネルクロック相当の周波数
の正弦波が抽出されて２値化され、図６（Ｆ）に示すよ
うなウォブル２値化信号ＷＢが出力される。

【００８８】セレクタ１６はコントローラ２６からの制
御信号ＳＣ０２によって制御され、通常読み取り動作の
ときはウォブル２値化回路１５の出力であるウォブル２
値化信号ＷＢを選択する。セレクタ１６からのウォブル
２値化信号ＷＢが周波数比較器１８に入力されると、ま
ず、図４に示す第１のカウンタ７１でウォブル２値化信
号ＷＢの立ち上がりエッジを８回カウントし、ウォブル
２値化信号ＷＢの立ち上がりエッジ８回分の周期の信号
を出力する。周期信号セレクタ７２はコントローラ２６
からの制御信号ＳＣ１０によって制御され、ＤＶＤ−Ｒ
ＡＭディスク読み取り動作のときは第１のカウンタ７１
の出力信号を第２のカウンタ７３に供給する。第２のカ
ウンタ７３では第１のカウンタ７１の出力する信号の周
期を分周器２５からのチャネルクロックＣＬＫでカウン
トする。ウォブル２値化信号ＷＢの立ち上がりエッジ８
回分の周期は本来１４８８チャネルクロック分（＝１８
６チャネルクロック×８）であるので、減算器７４にお
いて固定値“１４８８”からこの第２のカウンタ７３の
カウント値を減算し、周波数誤差信号ｅｆとして各周期
ごとに出力する。すなわち、第２のカウンタ７３のカウ
ント値が“１４８８”より小さければ周波数が低いので
周波数を上げるようにプラスの値の周波数誤差信号ｅｆ
として出力され、第２のカウンタ７３のカウント値が
“１４８８”より大きければ周波数が高いので周波数を
下げるようにマイナスの値の周波数誤差信号ｅｆとして
出力される。

【００８９】絶対値出力回路７５は周波数誤差信号ｅｆ
の絶対値を算出し周波数誤差絶対値信号ａｂｓとして第
１のエラー判定器７６と第２のエラー判定器７７に出力
する。

【００９０】図８に示すように、第１のエラー判定器７
６においては、絶対値出力回路７５から入力される周波
数誤差絶対値信号ａｂｓが第１の所定値Ｓth₁（例えば
“３２”）より大きい出力が８回連続して続いたときに
周波数粗調整許可信号ＳＯを“０”で出力し、逆に、周
波数誤差絶対値信号ａｂｓが第１の所定値Ｓth₁（例え
ば“３２”）以下の出力が４回連続して続いたときに周
波数粗調整許可信号ＳＯを“１”でコントローラ２６に
出力する。また、第２のエラー判定器７７においては、
絶対値出力回路７５から入力される周波数誤差絶対値信
号ａｂｓが第２の所定値Ｓth₂（例えば“４”）より大
きい出力が８回連続して続いたときに周波数微調整許可
信号ＢＩを“０”でコントローラ２６に出力し、逆に、
周波数誤差絶対値信号ａｂｓが第２の所定値Ｓth₂（例
えば“４”）以下の出力が４回連続して続いたときに周
波数微調整許可信号ＢＩを“１”でコントローラ２６に
出力する。

【００９１】シーク等の発生でＣＬＶ制御設定前のトラ
ッキング制御段階において、大きく周波数変動があるよ
うな場合の動作は次のようになる。

【００９２】最初は、周波数粗調整許可信号ＳＯが
“０”でかつ周波数微調整許可信号ＢＩも“０”の状態
となっており、この状態を周波数制御領域ＰＨ１と呼
び、周波数比較器１８、第２のループフィルタ１９、第
２のＤ／Ａ変換器２０、第２の初期値設定手段２１より
なる周波数制御手段Ｃｆ（図２参照）による周波数制御
が行われる。

【００９３】次いで、その周波数制御によって周波数粗
調整許可信号ＳＯが“０”から“１”に切り換わり（図
８のポイントＴ１参照）、周波数微調整許可信号ＢＩは
“０”のままの状態となる。この状態を周波数・位相制
御領域ＰＨ２と呼び、位相比較器１１、第１のループフ
ィルタ１２、第３のＤ／Ａ変換器１０、第１の初期値設
定手段１４よりなる位相制御手段Ｃφ（図２参照）によ
る周波数制御の支援を受けながら周波数制御手段Ｃｆに
よる周波数制御が行われる。ただし、この周波数・位相
制御領域ＰＨ２においては、コントローラ２６は、周波
数粗調整許可信号ＳＯ＝“１”と周波数微調整許可信号
ＢＩ＝“０”に基づいて制御信号ＳＣ０１を“Ｈ”とし
て生成し、これを位相比較器１１におけるセレクタ４４
に出力する。セレクタ４４は、“Ｈ”の制御信号ＳＣ０
１の入力によって、“０”を選択するため、位相比較器
１１からの出力は“０”に固定されてしまい、位相誤差
信号ｅφの出力が禁止される。

【００９４】上記の周波数・位相制御によって周波数微
調整許可信号ＢＩが“０”から“１”に切り換わる（図
８のポイントＴ２参照）。このとき、周波数粗調整許可
信号ＳＯはすでに“１”となっている。この状態を位相
制御領域ＰＨ３と呼び、コントローラ２６はセレクタ４
４に対して“Ｌ”の制御信号ＳＣ０１を送出し、セレク
タ４４は位相誤差算出回路４２に接続されるため、位相
比較器１１からは位相誤差信号ｅφの出力が行われて、
位相制御が行われるようになる。

【００９５】以下、より詳細な動作について、周波数制
御領域ＰＨ１での動作、周波数・位相制御領域ＰＨ２で
の動作、位相制御領域ＰＨ３での動作の順に、順を追っ
て説明する。

【００９６】（１）周波数制御領域ＰＨ１での動作まず、周波数制御領域ＰＨ１では、図５に示す第２のル
ープフィルタ１９に対してコントローラ２６からトラッ
キングＯＫ信号ＴＯＫとして“０”が入力されると、第
２の初期値セレクタ６３では第２の初期値設定手段２１
の出力である第２の初期値Ｉｎｉ₂を選択し、ＤＶＤ−
ＲＡＭディスク再生の中心周波数のほぼ近傍の周波数が
得られる値が、第２の遅延回路６４でラッチされ、デジ
タル出力信号Ｄ２２として第２のＤ／Ａ変換器２０へ供
給される。その後、トラッキングＯＫ信号ＴＯＫとして
“１”が入力されると、第２の初期値セレクタ６３はす
ぐに第４の加算器６２の出力信号を選択する。この動作
により、シーク終了直後からＶＣＯ２３では中心周波数
に近い発振周波数が得られるので、粗調整用の周波数制
御ループの引き込み時間が短くなる。

【００９７】また、同様に微調整用の位相制御ループで
もコントローラ２６からトラッキングＯＫ信号ＴＯＫと
して“０”が入力されると、第１の初期値セレクタ５５
では、第１の初期値設定手段１４の出力である第１の初
期値Ｉｎｉ₁（例えば“８０h”（１６進数））を選択
する。“８０h”は１０進数で「１２８」であり、これ
は、第１のＤ／Ａ変換器１３のダイナミックレンジの８
ビットの「２５６」の２分の１となっている。したがっ
て、第１のＤ／Ａ変換器１３の中心値が第１の遅延回路
５６でラッチされ、第１のＤ／Ａ変換器１３へ供給され
る。その後においてシークが終了し、トラッキングＯＫ
信号ＴＯＫとして“１”が入力されると、第１の初期値
セレクタ５５は第２の加算器５４の出力信号を選択す
る。この動作により、常に微調整用の位相制御ループが
第１のＤ／Ａ変換器１３の中心値から制御され、ロック
レンジが一番広くなるように制御される。

【００９８】そして、減算器７４から出力されセレクタ
７８で選択された周波数誤差信号ｅｆが第２のループフ
ィルタ１９に入力されると、第２のループフィルタ１９
の第３の乗算器６１は周波数誤差信号ｅｆと定数Ｃを乗
算し乗算結果を出力する。そして第４の加算器６２はこ
の第４の加算器６２が出力し、第２の初期値セレクタ６
３に選択され第２の遅延回路６４で遅延された信号と第
３の乗算器６１の出力信号とを加算し出力する。そし
て、第２の遅延回路６４は周波数誤差信号ｅｆの余分な
周波数成分を除去した信号を出力する。第２のＤ／Ａ変
換器２０は第２の遅延回路６４からのデジタル出力信号
Ｄ２２をアナログ電圧信号ｄ２２に変換して、ＶＣＯ２
３に入力する。このＶＣＯ２３の生成するクロックが分
周器２５で所望の分周比で分周されチャネルクロックＣ
ＬＫとしてＡ／Ｄ変換器８に入力され、周波数誤差が
（±３２／１４８８）以下になるようにフィードバック
制御が行われる。

【００９９】周波数制御領域ＰＨ１での動作を図示する
と、図９（Ａ）のように表すことができる。ここで、大
きいステップの量子化ステップは、第２のＤ／Ａ変換器
２０でのものであり、その根源は周波数誤差信号ｅｆお
よび第２の初期値Ｉｎｉ₂にある。小さいステップの量
子化ステップは、第１のＤ／Ａ変換器１３でのものであ
り、その根源は周波数誤差セレクタ５８の固定値“０”
および第１の初期値Ｉｎｉ₁にある。大きいステップの
第２のＤ／Ａ変換器２０の量子化ステップは２５６階調
であり、また、小さいステップの第１のＤ／Ａ変換器１
３の量子化ステップも２５６階調である。第１の初期値
Ｉｎｉ₁は大きい量子化ステップの上下の中点に位置す
る。第１の初期値Ｉｎｉ₁が不適切であると、粗調整の
周波数制御によって、大きな量子化ステップの１つ上ま
たは１つ下のレベルを移って再度の判定が行われる。し
かし、どのステップに移っても第１の初期値Ｉｎｉ₁が
量子化ステップの上下の中点に位置する状態は変わらな
い。

【０１００】（２）周波数・位相制御領域ＰＨ２での動
作上記粗調整の周波数制御の結果、周波数粗調整許可信号
ＳＯが“０”から“１”に切り換わる（図８のポイント
Ｔ１参照）。周波数微調整許可信号ＢＩは“０”のまま
である。したがって、周波数制御領域ＰＨ１から周波数
・位相制御領域ＰＨ２に移行することになる。この領域
段階では第２のループフィルタ１９の動作は上記周波数
制御領域ＰＨ１での動作と全く同じである。第２のルー
プフィルタ１９から出力されるデジタル出力信号Ｄ２２
が第２のＤ／Ａ変換器２０によってアナログ電圧信号ｄ
２２に変換されてＶＣＯ２３に入力される。

【０１０１】前述したように、周波数・位相制御領域Ｐ
Ｈ２においては、コントローラ２６は、周波数粗調整許
可信号ＳＯ＝“１”と周波数微調整許可信号ＢＩ＝
“０”に基づいて制御信号ＳＣ０１を“Ｈ”として生成
し、これを位相比較器１１におけるセレクタ４４に出力
する。セレクタ４４は、“Ｈ”の制御信号ＳＣ０１の入
力によって、“０”を選択するため、位相比較器１１か
らの出力は“０”に固定されてしまい、位相誤差信号ｅ
φの出力が禁止される。

【０１０２】したがって、第１の乗算器５１の出力も第
２の乗算器５２の出力も“０”のままである。コントロ
ーラ２６からの制御信号ＳＣ１１により、周波数誤差セ
レクタ５８で選択された周波数誤差極性判別回路６０か
らの周波数誤差極性判定信号ｐｆ、すなわち“＋１”ま
たは“−１”または“０”が第１の加算器５３の出力と
なり、この“＋１”または“−１”または“０”が第２
の加算器５４において第１の遅延回路５６にラッチされ
ている値に加算され、その加算結果が再び第１の遅延回
路５６にラッチされる。第１の乗算器５１の出力は前述
のように“０”であるから、第３の加算器５７の出力
は、第１の遅延回路５６の出力そのままとなる。これが
デジタル出力信号Ｄ１１として第１のＤ／Ａ変換器１３
へ出力される。第１のＤ／Ａ変換器１３は第３の加算器
５７からのデジタル出力信号Ｄ１１をアナログ電圧信号
ｄ１１に変換してＶＣＯ２３へ出力する。

【０１０３】ＶＣＯ２３は第１のＤ／Ａ変換器１３から
のアナログ電圧信号ｄ１１と第２のＤ／Ａ変換器２０か
らのアナログ電圧信号ｄ２２とを加算して、この加算電
圧に応じた周波数のクロックを生成する。このＶＣＯ２
３の生成するクロックが分周器２５で所望の分周比（本
実施の形態では１／２）で分周され、チャネルクロック
ＣＬＫとしてＡ／Ｄ変換器８その他に入力され、周波数
誤差が（±４／１４８８）になるようにフィードバック
制御が行われる。

【０１０４】ここで、周波数誤差極性判別回路６０の動
作を説明する。周波数誤差極性判別回路６０は周波数比
較器１８の出力する周波数誤差信号ｅｆの極性を判断
し、その周波数誤差信号ｅｆがプラスの値なら周波数誤
差極性判定信号ｐｆとして“＋１”を出力し、周波数誤
差信号ｅｆがマイナスの値なら周波数誤差極性判定信号
ｐｆとして“−１”を出力し、周波数誤差信号ｅｆが
“０”なら周波数誤差極性判定信号ｐｆとして“０”を
出力する。このように周波数誤差信号ｅｆの符号に対応
した周波数誤差極性判定信号ｐｆを第１のループフィル
タ１２における周波数誤差セレクタ５８に送り、微調整
用の位相制御ループである位相制御手段Ｃφを動作させ
る。

【０１０５】周波数誤差極性判定信号ｐｆが“＋１”と
なっているときは、微調整用の位相制御ループにおける
第１のループフィルタ１２の一部を有効利用する微調整
の周波数制御が働き、小さい量子化ステップで第１の遅
延回路５６の出力すなわち第１のＤ／Ａ変換器１３へ出
力されるデジタル出力信号Ｄ１１のレベルがインクリメ
ントされていく。逆に、周波数誤差極性判定信号ｐｆが
“−１”となっているときは、小さい量子化ステップで
第１のＤ／Ａ変換器１３へ出力されるデジタル出力信号
Ｄ１１のレベルがデクリメントされていく。周波数誤差
極性判定信号ｐｆが“０”となれば、変動がなくなり、
落ちつく。

【０１０６】上記のような微調整の周波数制御と同時
に、第２のループフィルタ１９における粗調整の周波数
制御が行われる。すなわち、大きな量子化ステップでの
インクリメントまたはデクリメントが行われる。さらに
いうと、第２のループフィルタ１９の動作に基づいて第
２のＤ／Ａ変換器２０へ出力されるデジタル出力信号Ｄ
２２のレベルが大きな量子化ステップでインクリメント
されているときには、同時に第１のループフィルタ１２
の動作に基づいて第１のＤ／Ａ変換器１３へ出力される
デジタル出力信号Ｄ１１のレベルが小さい量子化ステッ
プで同じくインクリメントされていく。また、第２のル
ープフィルタ１９の動作に基づいて第２のＤ／Ａ変換器
２０へ出力されるデジタル出力信号Ｄ２２のレベルが大
きな量子化ステップでデクリメントされているときに
は、同時に第１のループフィルタ１２の動作に基づいて
第１のＤ／Ａ変換器１３へ出力されるデジタル出力信号
Ｄ１１のレベルが小さい量子化ステップで同じくデクリ
メントされていく。これは、大きな量子化ステップで増
加させなければならないときは、傾向として、小さい量
子化ステップでも増加させなければならず、また、大き
な量子化ステップで減少させなければならないときは、
傾向として、小さい量子化ステップでも減少させなけれ
ばならいといった考え方に基づいている。

【０１０７】周波数・位相制御領域ＰＨ２での動作を図
示すると、図９（Ｂ）のように表すことができる。ここ
で、大きいステップの量子化ステップでの１ステップア
ップＵｐ１と小さい量子化ステップでの１ステップアッ
プＵｐ２とが同時に行われる。また、大きいステップの
量子化ステップでの１ステップダウンＤｎ１と小さい量
子化ステップでの１ステップダウンＤｎ２とが同時に行
われる。

【０１０８】以上のように、第２のループフィルタ１９
での粗調整の周波数制御と第１のループフィルタ１２で
の微調整の周波数制御とがダイナミックに絡み合って、
トータルとして、周波数引き込み動作が素早く行われ
る。すなわち、この周波数・位相制御領域ＰＨ２で第１
のループフィルタ１２を動作させる意味を説明すると、
周波数の微調整を行うとき第１のループフィルタ１２を
周波数誤差信号ｅｆの状況に対応させて動作させること
により、より分解能の高い周波数制御ができ、周波数引
き込みが早くなるということである。

【０１０９】（３）位相制御領域ＰＨ３での動作上記の周波数・位相制御の結果、周波数微調整許可信号
ＢＩが“０”から“１”に切り換わる（図８のポイント
Ｔ２参照）。周波数粗調整許可信号ＳＯはすでに“１”
となっている。したがって、周波数・位相制御領域ＰＨ
２から位相制御領域ＰＨ３に移行したことになる。この
ように位相制御領域ＰＨ３に移行して周波数・位相制御
領域ＰＨ２が終了すると、その終了とともに第２のルー
プフィルタ１９が第２のＤ／Ａ変換器２０に出力するデ
ジタル出力信号Ｄ２２はホールドされる。そのホールド
は、コントローラ２６から制御信号ＳＣ２０をセレクタ
７８に与えて“０”を選択するようにすることで実現で
きる。

【０１１０】位相制御領域ＰＨ３においては、上記のホ
ールド（ロック）により、基本的には第２のループフィ
ルタ１９からの第２のＤ／Ａ変換器２０へのデジタル出
力信号Ｄ２２は変化しない。この位相制御領域ＰＨ３に
なると、コントローラ２６からの制御信号ＳＣ１１によ
り周波数誤差セレクタ５８は定数“０”を選択する。こ
れは、すなわち、第１のループフィルタ１２から第２の
ループフィルタ１９を切り離していることを意味する。
つまり、第１の加算器５３に対して第２のループフィル
タ１９からの周波数誤差極性判定信号ｐｆの加算は行わ
れない。

【０１１１】また、コントローラ２６から位相引き込み
の必要なＶＦＯ部及びＩＤ部及び記録データ部の場合に
“Ｈ”レベルとなる図６（Ｅ），（Ｉ）に示すリードゲ
ート信号ＲＧが制御信号ＳＣ０１を否定する信号として
位相比較器１１におけるセレクタ４４に入力され、セレ
クタ４４の入力を“０”から位相誤差算出回路４２に切
り換えるため、位相比較器１１は位相誤差信号ｅφの出
力を開始する。

【０１１２】位相誤差信号ｅφが第１のループフィルタ
１２に入力されると、第１の乗算器５１は位相誤差信号
ｅφと定数Ａを乗算し、その結果の信号Ａ・ｅφを出力
する。第２の乗算器５２は位相誤差信号ｅφと定数Ｂを
乗算し、その結果の信号Ｂ・ｅφを出力する。第１の加
算器５３の一方の入力である周波数誤差セレクタ５８か
らの入力は、この位相制御領域ＰＨ３においては、コン
トローラ２６からの制御信号ＳＣ１１によって“０”と
なっている。したがって、第１の加算器５３の出力は、
第２の乗算器５２の出力の信号Ｂ・ｅφのままとなる。

【０１１３】第２の加算器５４はこの第２の加算器５４
が出力し、第１の初期値セレクタ５５に選択され第１の
遅延回路５６で遅延された信号と第１の加算器５３の出
力信号とを加算し出力する。

【０１１４】第３の加算器５７は、第１の遅延回路５６
の出力信号と第１の乗算器５１の出力信号とを加算して
デジタル出力信号Ｄ１１となし、第１のＤ／Ａ変換器１
３へ出力する。第１のＤ／Ａ変換器１３は第３の加算器
５７からのデジタル出力信号Ｄ１１をアナログ電圧信号
ｄ１１に変換して出力する。ＶＣＯ２３にはこの第１の
Ｄ／Ａ変換器１３からのアナログ電圧信号ｄ１１と、周
波数・位相制御領域ＰＨ２の終了とともにホールドされ
た第２のループフィルタ１９のデジタル出力信号Ｄ２２
を第２のＤ／Ａ変換器２０を介して変換したアナログ電
圧信号ｄ２２とが入力される。

【０１１５】ＶＣＯ２３はこの２つのアナログ電圧信号
ｄ１１，ｄ２２を加算し、この加算値に対応した周波数
のクロックを生成する。このＶＣＯ２３の生成するクロ
ックが分周器２５で所望の分周比で分周されチャネルク
ロックＣＬＫとしてＡ／Ｄ変換器８その他に入力され、
位相誤差信号ｅφが０になるように制御され、データに
位相ロックしたチャネルクロックＣＬＫが生成される。
このチャネルクロックＣＬＫに同期したデジタル信号が
Ａ／Ｄ変換器８から出力され、後段のデジタル信号処理
回路（例えばビタビ復号器；図示せず）へ出力される。

【０１１６】ここで、ＶＣＯ２３では第１のＤ／Ａ変換
器１３と第２のＤ／Ａ変換器２０の出力である２つのア
ナログ電圧信号ｄ１１，ｄ２２を加算しているが、これ
は１つの入力電圧に対してそれに見合う周波数のクロッ
クを出力するためであり、いずれか一方の出力を選択す
るだけでは、所望の周波数が得られない。すなわち、第
１のＤ／Ａ変換器１３の出力だけでは周波数制御ができ
ず、また、第２のＤ／Ａ変換器２０の出力だけだと位相
制御ができないことによる。

【０１１７】位相制御領域ＰＨ３での動作を図示する
と、図９（Ｃ）のように表すことができる。ここで、大
きい量子化ステップでの増減はない。大きな量子化ステ
ップは固定となっている。そして、位相誤差信号ｅφに
基づいた小さい量子化ステップでのインクリメントまた
はデクリメントが行われる。この位相制御領域ＰＨ３で
は、微調整の位相制御のみが行われる。

【０１１８】以上は、光ディスク装置の通常使用状態で
の動作についての説明である。これが本発明のメインテ
ーマであるといってよい。

【０１１９】以下では、この光ディスク装置におけるＶ
ＣＯ２３のキャリブレーション動作について説明する。
上記と同様な動作により周波数引き込み、位相引き込み
を行ってキャリブレーションする。

【０１２０】ＶＣＯ２３の構成は、第１のＤ／Ａ変換器
１３と第２のＤ／Ａ変換器２０との２つのＤ／Ａ変換器
から出力されるアナログ電圧信号ｄ１１，ｄ２２の和の
電圧を電流に変換するＶ−Ｉ変換器と電流制御型発振器
（ＩＣＯ）によって構成されている。そのＩＣＯの入力
電流と発振周波数の関係を表すと次のようになる。

【０１２１】発振周波数＝（第１のＤ／Ａ変換器１３の
出力電圧に相当する電流＋第２のＤ／Ａ変換器２０の出
力電圧に相当する電流＋Ｉoffset）×β ここで、オフセット電流Ｉoffsetは発振周波数の原点を
決定するものであり、ＶＣＯ２３の特性として、この原
点の発振周波数にはさほどばらつきがない。感度調整用
レジスタ２４は上記のベータ値（β）を調整するもので
ある。

【０１２２】上記の図６のところで説明したように、記
録可能な光ディスク装置ではその書き込み性能を上げる
ため、光ディスク１のウォブル信号からクロックを抽出
するウォブルＰＬＬクロック発生手段２７が搭載されて
いる。このウォブルＰＬＬクロック発生手段２７は、光
ディスク１のウォブル信号が品質が悪いために使えない
状況が起こり得ることを想定して、シンセサイザ機能を
備えている。これは、例えば水晶発振器２９の信号をシ
ンセサイズして、書き込みクロックを生成するモードで
ある。ＶＣＯ２３のキャリブレーションを行う際、この
シンセサイザ機能を使うと最も正確にＶＣＯ２３のキャ
リブレーションを行うことができる。

【０１２３】周波数比較器１８は、１８６チャネルクロ
ック周期のウォブル２値化信号ＷＢを８回分カウントし
てそのカウント値が“１４８８”になるように周波数制
御を行う。したがって、ウォブルＰＬＬクロック発生手
段２７からウォブル２値化信号ＷＢの周期と同じ周期の
信号をセレクタ１６を介して周波数比較器１８に入力し
て、周波数制御を動作させ、周波数粗調整許可信号ＳＯ
と周波数微調整許可信号ＢＩがともに“１”となったと
きの第２のループフィルタ１９からの第２のＤ／Ａ変換
器２０へのデジタル出力信号Ｄ２２をモニタ手段２２で
モニタし、そのモニタ値がある一定の値になるように感
度調整用レジスタ２４に設定する値を変化させて上記β
値を変えて行き、モニタ値がある一定の値に最も近い値
になったときの感度調整用レジスタ２４の値を採用すれ
ば、ＶＣＯ２３のキャリブレーションは簡単にできる。

【０１２４】例えば、第１のＤ／Ａ変換器１３から出力
されるアナログ電圧信号ｄ１１および第２のＤ／Ａ変換
器２０から出力されるアナログ電圧信号ｄ２２がともに
“０”であったときの発振周波数を０ＭＨｚ、最大発振
周波数の目標値を２５５ＭＨｚ、第１のＤ／Ａ変換器１
３および第２のＤ／Ａ変換器２０の入力が８ビットであ
ったときの調整方法は、ウォブルＰＬＬクロック発生手
段２７から記録クロック約５８ＭＨｚ（４．７ＧＢＤＶ
Ｄ−ＲＡＭの場合）の１／１８６分周のクロックをセレ
クタ１６を介して、周波数比較器１８に入力し、上記同
様の周波数制御を動作させ、周波数粗調整許可信号ＳＯ
と周波数微調整許可信号ＢＩがともに“１”となったと
きの第２のＤ／Ａ変換器２０へ入力されるデジタル出力
信号Ｄ２２が３Ａh （１６進数：１０進数で「５８」）
に一番近くなる感度調整用レジスタ２４の値を採用すれ
ばよいことになる。

【０１２５】ところで、このキャリブレーション動作は
ウォブルＰＬＬクロック発生手段２７がなくても可能で
あり、通常ＤＶＤ−ＲＡＭディスクの読み取り動作をし
ているときに、感度調整用レジスタ２４の値を調整し、
第２のＤ／Ａ変換器２０へ入力されるデジタル出力信号
Ｄ２２をモニタ手段２２でモニタし、そのモニタ値があ
る一定の値になるように制御すればよい。

【０１２６】もちろん、ＤＶＤ−ＲＯＭディスク再生時
や、ＣＤ再生時でも同様にＳＹＮＣ検出手段１７を介し
て周波数制御を行ったときに、ＤＶＤ−ＲＡＭ再生時と
同じ動作をすれば、簡単にＶＣＯ２３のキャリブレーシ
ョンを行うことができる。

【０１２７】以上、説明したように本実施の形態では簡
単な構成でＶＣＯ２３のキャリブレーションを行えるの
で、ＩＣや装置の歩留まりを上げたり、調整コストを抑
えることができ、装置全体のコストを安価にできる。ま
た、自動で動作を行えるシステムなので、経時変化にも
対応できる。

【０１２８】また、本実施の形態では位相制御手段と周
波数制御手段に初期値を設定する初期値設定手段を設け
ることにより、シーク時などに周波数引き込みや位相引
き込みを迅速に行うことができる。

【０１２９】以上、本発明の実施の形態について詳述し
てきたが、本発明は上記の実施の形態に限定される必要
性はなく、例えば、モニタ手段２２については、第２の
ループフィルタ１９から出力されるデジタル出力信号Ｄ
２２のレベルを見るとしたが、第２のループフィルタ１
９からのデジタル出力信号Ｄ２２のレベルとともに第１
のループフィルタ１２からのデジタル出力信号Ｄ１１の
レベルも見て、両者を総合して判断するように構成して
もよい。

【０１３０】なお、本願の明細書または図面に記載して
ある任意の事項について、その省略の可能性、または特
許請求の範囲への追加ならびに発明の詳細な説明の変更
の可能性を留保する。

【０１３１】

【発明の効果】光ディスク装置についての本発明によれ
ば、感度調整可能な発振器を用い、発振器の感度を変化
させながら発振器制御電気量のモニタ値が所定の値とな
る感度を見いだして設定するので、ＣＭＯＳプロセスに
てデジタルＰＬＬクロック発生手段を構成する場合に、
発振器のキャリブレーション（校正・調整）を簡単な構
成をもって、しかも人手を要することなく、自動的に実
行することができる。高集積化のプロセスにおいて歩留
まりを上げなければならない条件を緩和でき、また調整
コストも抑制することができる。結果として、装置のコ
ストを低減できる。さらには、自動的キャリブレーショ
ンであるので、経年変化にも支障なく対応することがで
きる。

【０１３２】また、本発明によれば、周波数制御手段に
より粗調整を行い、位相制御手段により微調整を行うも
のにおいて、位相制御手段と周波数制御手段に対して初
期値を設定する初期値設定手段を備えたので、光学ヘッ
ドのシーク動作やリトライ動作において、周波数引き込
み動作・位相引き込み動作を迅速なものとなし、ＰＬＬ
ロックまでの所要時間を短縮化することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の光ディスク装置の再生
系の電気的構成を示すブロック図

【図２】上記の図１に示す光ディスク装置のうち本発
明の特徴概念として重要な部分を抜き出しかつまとめた
概略ブロック図

【図３】上記の図１における位相比較器の具体的構成
を示すブロック図

【図４】上記の図１における周波数比較器の具体的構
成を示すブロック図

【図５】上記の図１における第１のループフィルタお
よび第２のループフィルタの具体的構成を示すブロック
図

【図６】実施の形態の光ディスク装置の動作を説明す
るタイミング図および構成図

【図７】ＤＶＤ−ＲＡＭ部のセクターフォーマットの
概略構成説明図

【図８】本実施の形態でのＰＬＬの周波数制御ループ
による周波数引き込み動作および位相制御ループによる
位相引き込み動作を説明するタイミングチャート

【図９】周波数制御領域での動作、周波数・位相制御
領域での動作および位相制御領域での動作の説明図

【図１０】一般的なディスクのセクターフォーマット
の概略構成図

【図１１】従来の技術におけるアナログ方式のＰＬＬ
回路を用いたディスク再生装置の一例を示すブロック図

【図１２】従来の技術におけるデジタルＰＬＬ回路を
用いたディスク再生装置のブロック図

【符号の説明】

１光ディスク２光学ヘッド３プリアンプ４オフセットキャンセル回路５ＡＧＣ回路６イコライザ７差動増幅器８Ａ／Ｄ変換器９オフセットコントロール回路１０オフセットコントロール用の第３のＤ／Ａ変換器１１位相比較器１２第１のループフィルタ１３第１のＤ／Ａ変換器１４第１の初期値設定手段１５ウォブル２値化回路１６セレクタ１７ＳＹＮＣ検出手段１８周波数比較器１９第２のループフィルタ２０第２のＤ／Ａ変換器２１第２の初期値設定手段２２モニタ手段２３ＶＣＯ２４感度調整用レジスタ２５分周器２６コントローラ２７ウォブルＰＬＬクロック発生手段２８記録パルス生成手段２９水晶発振器３０レーザーパワーコントローラ４２位相誤差算出回路４３ゼロクロス検出回路４４セレクタ５５第１の初期値セレクタ５８周波数誤差セレクタ６０周波数誤差極性判別回路６３第２の初期値セレクタ７５絶対値出力回路７６第１のエラー判定器７７第２のエラー判定器Ｃｆ周波数制御手段Ｃφ 位相制御手段ＤＰＣデジタルＰＬＬクロック発生手段ｅｆ周波数誤差信号ｅφ 位相誤差信号ＴＯＫトラッキングＯＫ信号ＨＧヘッダゲート信号ＲＧリードゲート信号ＳＯ周波数粗調整許可信号ＢＩ周波数微調整許可信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮下晴旬大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者高橋利彦大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5D044 CC04 GM12 GM14 5J106 AA05 BB04 CC02 CC21 CC31 CC41 CC52 GG01 HH00 HH10

Claims

【特許請求の範囲】

【請求項１】デジタルＰＬＬクロック発生手段におけ
る発振器を感度調整可能な発振器となし、前記発振器を
制御する電気量のモニタ手段を備え、前記発振器におけ
る感度を変化させながら前記デジタルＰＬＬクロック発
生手段を動作させて前記モニタ手段によるモニタ値が所
定の値になるときの感度を前記発振器に設定することを
特徴とする光ディスク装置。
【請求項２】前記デジタルＰＬＬクロック発生手段
は、位相制御手段と周波数制御手段との混成態様とされ
ていることを特徴とする請求項１に記載の光ディスク装
置。
【請求項３】前記周波数制御手段により粗調整を行
い、前記位相制御手段により微調整を行うことを特徴と
する請求項２に記載の光ディスク装置。
【請求項４】前記粗調整と前記微調整との間に前記周
波数制御手段と前記位相制御手段とを連動動作させるこ
とを特徴とする請求項３に記載の光ディスク装置。
【請求項５】ディスクから読み取った信号を前記デジ
タルＰＬＬクロック発生手段が生成するクロックに同期
してＡ／Ｄ変換し、再生データとなすように構成してあ
る請求項１から請求項４までのいずれかに記載の光ディ
スク装置。
【請求項６】前記感度調整の際に前記デジタルＰＬＬ
クロック発生手段に入力する信号を固定クロック信号と
することを特徴とする請求項１から請求項５までのいず
れかに記載の光ディスク装置。
【請求項７】前記ディスクは記録案内溝が周期的に蛇
行している記録再生可能なセクタフォーマットのもので
あり、前記固定クロック信号は前記ディスクに記録する
ために前記記録案内溝の周期に対応したクロックを生成
するためのウォブルＰＬＬクロック発生手段で発生させ
たクロックであることを特徴とする請求項６に記載の光
ディスク装置。
【請求項８】前記感度調整の際に前記デジタルＰＬＬ
クロック発生手段に入力する信号をディスクからの読み
取り信号とすることを特徴とする請求項１から請求項５
までのいずれかに記載の光ディスク装置。
【請求項９】前記位相制御手段と前記周波数制御手段
に対して初期値を設定する初期値設定手段を備えている
ことを特徴とする請求項１から請求項８までのいずれか
に記載の光ディスク装置。
【請求項１０】位相制御手段と周波数制御手段との混
成態様とされたデジタルＰＬＬクロック発生手段におけ
る前記周波数制御手段により粗調整を行い、前記位相制
御手段により微調整を行うように構成され、前記位相制
御手段と前記周波数制御手段に対して初期値を設定する
初期値設定手段を備えていることを特徴とする光ディス
ク装置。
【請求項１１】前記粗調整と前記微調整との間に前記
周波数制御手段と前記位相制御手段とを連動動作させる
ことを特徴とする請求項１０に記載の光ディスク装置。
【請求項１２】ディスクから読み取った信号を前記デ
ジタルＰＬＬクロック発生手段が生成するクロックに同
期してＡ／Ｄ変換し、再生データとなすように構成して
ある請求項１０または請求項１１に記載の光ディスク装
置。
【請求項１３】前記初期値設定手段はシーク時に設定
変更することを特徴とする請求項１１から請求項１２ま
でのいずれかに記載の光ディスク装置。
【請求項１４】前記デジタルＰＬＬクロック発生手段
における発振器を感度調整可能な発振器となしてあるこ
とを特徴とする請求項１０から請求項１３までのいずれ
かに記載の光ディスク装置。
【請求項１５】前記初期値設定手段は、ディスクの種
類または再生スピードに応じて設定変更するように構成
されていることを特徴とする請求項９から請求項１４ま
でのいずれかに記載の光ディスク装置。