CN112311362A - 一种调节时钟信号占空比的电路 - Google Patents
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Abstract
本发明公开了一种调节时钟信号占空比的电路，涉及集成电路领域。该调节时钟信号占空比的电路包括第一反相器模块、第二反相器模块、第一控制管和第二控制管、第一电流镜模块、以及第二电流镜模块；所述第一反相器模块接收信号输入端输入的时钟信号并发送至所述第二反相器；所述第二反相器和所述第二控制管连接于信号输出端，信号输入端输入的时钟信号经所述第一反相器和所述第二反相器反向后，输入至所述第二控制管以控制所述第二控制管的接通或关断，以使流过所述第一控制管的电流增大或减小，以形成电路反馈。本发明技术方案通过电流镜模块将电流源分别镜像至第二控制管所在支路，并通过调整镜像电流的大小以控制输出信号的占空比。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种调节时钟信号占空比的电路。
背景技术
在现代电路系统中，时钟信号时最常用到的信号，它可以通过晶体振荡器产生，也可以通过RC振荡器产生。不同电路模块对时钟信号有不同要求。比如，模数转换器要求输入时钟信号边沿的抖动要特别小、实时时钟电路(RTC)要求输入时钟信号的频率非常稳定，某些射频电路中的混频器(Mixer)则有要求本地振荡器产生的时钟信号具有非50%的占空比，以达到提高转换增益的目的，且其中两倍频电路要求时钟信号占空比为50%。而现有技术中通过晶体振荡器或者RC振荡器产生的时钟信号的质量较差，无法满足射频电路的占空比要求。
发明内容
本发明的主要目的在于提供一种调节时钟信号占空比的电路，旨在精准调节低占空比的时钟信号。
为实现上述目的，本发明提供一种调节时钟信号占空比的电路，包括第一反相器模块、第二反相器模块、相互连接的第一控制管和第二控制管、连接于所述第一控制管和所述第二控制管的第一电流镜模块、以及连接于所述第二控制管的第二电流镜模块；
所述第一反相器模块接收信号输入端输入的时钟信号并发送至所述第二反相器；所述第二反相器和所述第二控制管连接于信号输出端，信号输入端输入的时钟信号经所述第一反相器和所述第二反相器反向后，输入至所述第二控制管以控制所述第二控制管的接通或关断，以使流过所述第一控制管的电流增大或减小，以形成电路反馈；
所述第一电流镜模块和所述第二电流镜模块还连接有电流源，所述第一电流镜模块和所述第二电流镜模块分别将所述电流源镜像至所述第二控制管所在支路，通过调整镜像电流的大小以控制输出信号的占空比。
优选地，所述第一控制管为PMOS管，所述第二控制管为NMOS管；所述第一控制管的源极连接于电源、栅极连接于所述第二控制管的漏极和所述第一电流镜模块、漏极连接于所述第一反相器；所述第二控制管的栅极连接于所述信号输出端、漏极连接于所述第一电流镜模块、源极连接于所述第二电流镜模块。
优选地，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管和所述第一NMOS管的栅极相互连接、并连接于所述信号输入端；所述第一PMOS管的源极连接于所述第一控制管的漏极、漏极连接于所述第一NMOS管的漏极和第二反相器；所述第二NMOS管的源极接地。
优选地，所述第二反相器包括第二PMOS管和第二NMOS管；所述第二PMOS管和所述第二NMOS管的栅极相互连接、并连接于所述第一PMOS管和所述第一NMOS管的漏极；所述第二PMOS管和所述第二NMOS管的漏极相互连接、并连接于所述信号输出端和所述第二控制管的栅极；所述第二PMOS管的源极连接于电源，所述第二NMOS管的源极接地。
优选地，所述第一电流镜包括第三PMOS管和第四PMOS管，所述第三PMOS管和所述第四PMOS管的源极连接于所述电源、栅极相互连接并连接于第二电流镜模块，所述第四PMOS管的漏极连接于所述第二电流镜模块，所述第三PMOS管的漏极分别连接于所述第一控制管的栅极和所述第二控制管的漏极。
优选地，所述第二电流镜包括第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管、所述第四NMOS管和所述第五NMOS管的栅极相互连接、并连接于所述电流源；所述第三NMOS管的漏极连接于所述第二控制管的源极、源极接地；所述第四NMOS管的漏极连接于所述第三PMOS管的栅极、所述第四PMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第五NMOS管的漏极连接于所述电流源、源极接地。
本发明技术方案通过电流镜模块将电流源分别镜像至第二控制管所在支路，并通过调整镜像电流的大小以控制输出信号的占空比。
附图说明
图1为本发明调节时钟信号占空比的电路的电路结构原理示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
本发明实施例提供一种调节时钟信号占空比的电路，用于将低占空比的时钟信号进行调整，以达到后续电路需要的占空比的时钟信号。
如图1所示，本实施例的调节时钟信号占空比的电路包括第一反相器模块、第二反相器模块、相互连接的第一控制管M1和第二控制管M2、连接于所述第一控制管M1和所述第二控制管M2的第一电流镜模块、以及连接于所述第二控制管M2的第二电流镜模块；所述第一反相器模块接收信号输入端IN输入的时钟信号并发送至所述第二反相器；所述第二反相器和所述第二控制管M2连接于信号输出端OUT，信号输入端IN输入的时钟信号经所述第一反相器和所述第二反相器反向后，输入至所述第二控制管M2以控制所述第二控制管M2的接通或关断，以使流过所述第一控制管M1的电流增大或减小，以形成电路反馈；所述第一电流镜模块和所述第二电流镜模块还连接有电流源I，所述第一电流镜模块和所述第二电流镜模块分别将所述电流源I镜像至所述第二控制管M2所在支路，通过调整镜像电流的大小以控制输出信号的占空比。
具体的，如图1所示，信号输入端IN输入低占空比的时钟信号，信号输出端OUT输出调整后的时钟信号。低占空比的时钟信号进入第一反相器的输入端，由于低占空比，输入的时钟信号为高电平时间段很短，低电平时间段较长，从而经过第一反相器后，对点A不断充电，点A的电压从低升高，再经过第二反相器，信号输出端OUT的电压就会由高到低变化。当信号输出端OUT的电压为高时，第二控制管M2打开，点Vcntl的电压下降，使得第一控制管M1的Gate电压变小，流过第一控制管M1的电流变大，从而点A可以充到更高电压；此时信号输出端OUT为低，第二控制管M2关闭，点Vcntl的电压慢慢升高，第一控制管M1的Gate电压变大，流过第一控制管M1的电流变小，点A电压下降，形成负反馈。
从电流源I灌入电流，由第二电流镜模块镜像给第二控制管M2所在支路和第一电流镜模块，通过控制电流镜镜像电流大小，达到控制信号输出端OUT输出波形的占空比。
优选地，如图1所示，所述第一控制管M1为PMOS管，所述第二控制管M2为NMOS管；所述第一控制管M1的源极连接于电源VDD、栅极连接于所述第二控制管M2的漏极和所述第一电流镜模块、漏极连接于所述第一反相器；所述第二控制管M2的栅极连接于所述信号输出端OUT、漏极连接于所述第一电流镜模块、源极连接于所述第二电流镜模块。
优选地，如图1所示，所述第一反相器包括第一PMOS管Mp1和第一NMOS管Mn1，所述第一PMOS管Mp1和所述第一NMOS管Mn1的栅极相互连接、并连接于所述信号输入端IN；所述第一PMOS管Mp1的源极连接于所述第一控制管M1的漏极、漏极连接于所述第一NMOS管Mn1的漏极和第二反相器；所述第二NMOS管的源极接地GND。
优选地，如图1所示，所述第二反相器包括第二PMOS管Mp2和第二NMOS管Mn2；所述第二PMOS管Mp2和所述第二NMOS管Mn2的栅极相互连接、并连接于所述第一PMOS管Mp1和所述第一NMOS管Mn1的漏极；所述第二PMOS管Mp2和所述第二NMOS管Mn2的漏极相互连接、并连接于所述信号输出端OUT和所述第二控制管M2的栅极；所述第二PMOS管Mp2的源极连接于电源VDD，所述第二NMOS管Mn2的源极接地GND。
优选地，如图1所示，所述第一电流镜包括第三PMOS管Mp3和第四PMOS管Mp4，所述第三PMOS管Mp3和所述第四PMOS管Mp4的源极连接于所述电源VDD、栅极相互连接并连接于第二电流镜模块，所述第四PMOS管Mp4的漏极连接于所述第二电流镜模块，所述第三PMOS管Mp3的漏极分别连接于所述第一控制管M1的栅极和所述第二控制管M2的漏极。
优选地，如图1所示，所述第二电流镜包括第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5，所述第三NMOS管Mn3、所述第四NMOS管Mn4和所述第五NMOS管Mn5的栅极相互连接、并连接于所述电流源I；所述第三NMOS管Mn3的漏极连接于所述第二控制管M2的源极、源极接地GND；所述第四NMOS管Mn4的漏极连接于所述第三PMOS管Mp3的栅极、所述第四PMOS管Mp4的栅极和漏极，所述第四NMOS管Mn4的源极接地GND；所述第五NMOS管Mn5的漏极连接于所述电流源I、源极接地GND。
本发明实施例的原理为：
低占空比的时钟信号进入由第一PMOS管Mp1和第一NMOS管Mn1组成的第一反相器的输入端，由于低占空比，输入的时钟信号为高电平时间段很短，低电平时间段较长，从而经过第一反相器后，通过第一PMOS管Mp1对点A不断充电，点A的电压从低升高，再经过由第二PMOS管Mp2和第二NMOS管Mn2组成的第二反相器，信号输出端OUT的电压就会由高到低变化。当信号输出端OUT的电压为高时，第二控制管M2打开，点Vcntl的电压下降，使得第一控制管M1的Gate电压变小，流过第一控制管M1的电流变大，从而点A可以充到更高电压；此时信号输出端OUT为低，第二控制管M2关闭，点Vcntl的电压慢慢升高，第一控制管M1的Gate电压变大，流过第一控制管M1的电流变小，点A电压下降，形成负反馈。
第三NMOS管Mn3、第四NMOS管Mn4和第五NMOS管Mn5组成NMOS电流镜结构，从电流源I灌入电流，由第五NMOS管Mn5镜像给第三NMOS管Mn3与第四NMOS管Mn4所在支路。第三PMOS管Mp3与第四PMOS管Mp4组成PMOS镜像结构，第五NMOS管Mn5将电流镜像给第四NMOS管Mn4和第四PMOS管Mp4，再通过第四PMOS管Mp4镜像给第三PMOS管Mp3。同时，第二控制管M2的漏端与第一控制管M1的栅极相连，通过控制电流镜镜像给第三NMOS管Mn3和第三PMOS管Mp3的电流大小，即可达到控制信号输出端OUT输出波形的占空比。
具体地，为了将低占空比的时钟信号调整为占空比50%，需要将通过电流镜镜像给第三NMOS管Mn3的电流和第三PMOS管Mp3的电流大小调整为2*Imp3=Imn3，即流过第三NMOS管Mn3的电流为流过第三PMOS管Mp3的电流的两倍，此时，电流镜模块中场效应管的具体尺寸倍数关系为：2*(W/L)Mn4=(W/L)Mn3，(W/L)Mp3=(W/L)Mp4，其中W/L为对应场效应管的宽长比。为了将时钟信号调整为占空比75%，需要将通过电流镜镜像给第三NMOS管Mn3的电流和第三PMOS管Mp3的电流大小调整为4*Imp3=Imn3，即流过第三NMOS管Mn3的电流为流过第三PMOS管Mp3的电流的四倍。
通过电流镜镜像给第三NMOS管Mn3的电流是第三PMOS管Mp3的电流的N倍，从而使得在稳定时点Vcntl的电压在每个周期的上升时间与下降时间也成N倍关系，从而根据电路的反馈过程，达到信号输出端OUT输出的时钟信号的占空比为[1-1/（N-1）]*100%。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (6)
1.一种调节时钟信号占空比的电路，其特征在于，包括第一反相器模块、第二反相器模块、相互连接的第一控制管和第二控制管、连接于所述第一控制管和所述第二控制管的第一电流镜模块、以及连接于所述第二控制管的第二电流镜模块；
所述第一反相器模块接收信号输入端输入的时钟信号并发送至所述第二反相器；所述第二反相器和所述第二控制管连接于信号输出端，信号输入端输入的时钟信号经所述第一反相器和所述第二反相器反向后，输入至所述第二控制管以控制所述第二控制管的接通或关断，以使流过所述第一控制管的电流增大或减小，以形成电路反馈；
所述第一电流镜模块和所述第二电流镜模块还连接有电流源，所述第一电流镜模块和所述第二电流镜模块分别将所述电流源镜像至所述第二控制管所在支路，通过调整镜像电流的大小以控制输出信号的占空比。
2.根据权利要求1所述的调节时钟信号占空比的电路，其特征在于，所述第一控制管为PMOS管，所述第二控制管为NMOS管；
所述第一控制管的源极连接于电源、栅极连接于所述第二控制管的漏极和所述第一电流镜模块、漏极连接于所述第一反相器；
所述第二控制管的栅极连接于所述信号输出端、漏极连接于所述第一电流镜模块、源极连接于所述第二电流镜模块。
3.根据权利要求2所述的调节时钟信号占空比的电路，其特征在于，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管和所述第一NMOS管的栅极相互连接、并连接于所述信号输入端；
所述第一PMOS管的源极连接于所述第一控制管的漏极、漏极连接于所述第一NMOS管的漏极和第二反相器；所述第二NMOS管的源极接地。
4.根据权利要求3所述的调节时钟信号占空比的电路，其特征在于，所述第二反相器包括第二PMOS管和第二NMOS管；
所述第二PMOS管和所述第二NMOS管的栅极相互连接、并连接于所述第一PMOS管和所述第一NMOS管的漏极；所述第二PMOS管和所述第二NMOS管的漏极相互连接、并连接于所述信号输出端和所述第二控制管的栅极；
所述第二PMOS管的源极连接于电源，所述第二NMOS管的源极接地。
5.根据权利要求2所述的调节时钟信号占空比的电路，其特征在于，所述第一电流镜包括第三PMOS管和第四PMOS管，所述第三PMOS管和所述第四PMOS管的源极连接于所述电源、栅极相互连接并连接于第二电流镜模块，所述第四PMOS管的漏极连接于所述第二电流镜模块，所述第三PMOS管的漏极分别连接于所述第一控制管的栅极和所述第二控制管的漏极。
6.根据权利要求5所述的调节时钟信号占空比的电路，其特征在于，所述第二电流镜包括第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管、所述第四NMOS管和所述第五NMOS管的栅极相互连接、并连接于所述电流源；
所述第三NMOS管的漏极连接于所述第二控制管的源极、源极接地；所述第四NMOS管的漏极连接于所述第三PMOS管的栅极、所述第四PMOS管的栅极和漏极，所述第四NMOS管的源极接地；所述第五NMOS管的漏极连接于所述电流源、源极接地。
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